• 전자공학회논문지S
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• 제34S권10호
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• pp.132-140
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• 1997

This paper proposes systolic array architectures for compuataion of the 1-D and 2-D discrete wavelet transform (DWT). The proposed systolic array for compuataion of the 1-D DWT consists of L processing element (PE) arrays, where the PE array denotes the systolic array for computation of the one level DWT. The proposed PE array computes only the product terms that are required for further computation and the outputs of low and high frequency filters are computed in alternate clock cycles. Therefore, the proposed architecuter can compute the low and high frequency outputs using a single architecture. The proposed systolic array for computation of the 2-D DWT consists of two systolic array architectures for comutation of the 1-D DWT and memory unit. The required time and hardware cost of the proposed systolic arrays are comparable to those of the conventional architectures. However, the conventional architectures need extra processing units whereas the proposed architectures fo not. The proposed architectures can be applied to subband decomposition by simply changing the filter coefficients.

• 한국컴퓨터정보학회논문지
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• 제11권2호
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• pp.53-63
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• 2006

본문에서는 Discrete Wavelet Transform(DWT)를 기반으로 한 워터마킹 알고리즘을 제안하였다. 제안한 방법은 원 영상을 네 개의 영상으로 분할하고, 각 분할된 영상들을 2단계 DWT한다. 네 개의 DWT된 영상 중 하나의 영상에 에지 테이블(Edge Table) 이라는 새로운 개념으로 영상의 고유한 에지 특성을 고려해 워터마크를 삽입하였다. 워터마크 추출 시에는 워터마크가 삽입된 한 개의 분할 영상과 나머지 분할 영상들을 비교하여 원 영상 없이 워터마크를 추출하였다. 기존의 Blind 워터마킹의 문제점 중의 하나인 명암이 급격히 변하는 에지 영역에서의 부정확한 추정을 본 논문에서는 에지 테이블을 사용하여 극복하였다. 뿐만 아니라, 저주파(Low frequency) 영역에 워터마크를 삽입하여, 영상의 품질(Quality)를 유지하였고, 영상의 평가 방법인 PSNR 테스트 및 인간의 눈에서 느껴지는 주관적인 화질도 향상됨을 보였다.

• 한국컴퓨터정보학회논문지
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• 제18권12호
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• pp.21-26
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• 2013

본 논문에서는 분자영상의 궁극적 목표를 달성하기 위하여 분자영상의 특징 추출 기법을 제안하였다. 실험영상을 DWT 변환결과로 실험한 결과 1레벨과 2레벨의 분해 결과에서는 저주파 영역의 성분이 나타나지만 3레벨 분해 결과에서는 데이터 성분이 거의 나타나지 않음을 알 수 있었다. 육안으로 관찰은 되지 않지만 3레벨 분해한 결과의 데이터 값을 출력하였다. 데이터의 출력은 DWT에 의하여 나타나는 저주파영역의 수평방향과 수직방향의 데이터, 고주파영역의 수평방향의 데이터와 수직방향의 데이터, 대각고주파영역의 수평방향과 수직방향의 데이터를 출력하여 분자영상과 다른 디지털영상인 CT, MRI, PET영상의 데이터와 비교할 수 있게 하였다.

• 방송공학회논문지
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• 제20권6호
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• pp.888-900
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• 2015

본 논문에서는 디지털 영상 콘텐츠의 저작권 보호를 위해 2차원 DWT를 이용하여 강인성(robustness), 비가시성(invisibility), 보안성(security)을 만족하는 blind 워터마킹 방법을 제안한다. 이 방법은 영상의 국부정보에 따라 워터마킹 위치를 결정하지 않고 영상의 크기와 워터마크 정보의 양에 따라 n-레벨 DWT를 수행하고, 그 결과 최고 부대역 전체에 워터마크 정보를 삽입하는 방법을 사용한다. 워터마크를 삽입할 때는 부대역의 종류와 그 부대역의 에너지 레벨에 따라 가중치를 주어 워터마크의 비가시성과 강인성을 조절한다. 이 방법은 다양한 해상도와 종횡비의 영상에 대해 다양한 화소값 변경공격과 기하학적 공격을 실험하고 기존연구와 비교하여 비가시성과 강인성은 물론 범용성까지 갖춘 방법임을 보인다.

• 한국산학기술학회논문지
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• 제13권5호
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• pp.2291-2297
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• 2012

X-선 스펙트럼 데이터는 물질의 성분과 관련이 없는 신호(백그라운드, 노이즈)들을 포함 하고 있다. XRF는 스펙트럼에서 가우시안 형태의 피크 위치와 크기를 이용하여 시료의 성분을 분석하며, 시료의 성분을 정확히 분석하기 위해서는 노이즈와 백그라운드를 제거 하여야 한다. 백그라운드를 제거하기 위한 방법으로는 SNIP, Threshold, Morphology 방법 등을 적용하고 있으며, Threshold 기법을 중에서 블록별로 각기 다른 임계값을 적용하는 Interval Threshold기법이 하나의 임계값을 적용하는 Level Threshold 방법보다 더 좋은 성능을 발휘한다. 본 논문에서는 Interval Threshold를 적용하기 위하여 웨이블릿을 이용하여 블록을 분리하는 알고리즘을 제안하였다.

• 대한임베디드공학회논문지
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• 제7권5호
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• pp.277-284
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• 2012

To meet the usage of discrete wavelet transform (DWT) on potable devices, this paper implements 2-level DWT using a reference many-core processor architecture and determine the optimal many-core processor. To explore the optimal many-core processor, we evaluate the impacts of a data-per-processing element ratio that is defined as the amount of data mapped directly to each processing element (PE) on system performance, energy efficiency, and area efficiency, respectively. This paper utilized five PE configurations (PEs=16, 64, 256, 1,024, and 4,096) that were implemented in 130nm CMOS technology with a 720MHz clock frequency. Experimental results indicated that maximum energy and area efficiencies were achieved at PEs=1,024. However, the system area must be limited 140mm2 and the power should not exceed 3 watts in order to implement 2-level DWT on portable devices. When we consider these restrictions, the most reasonable energy and area efficiencies were achieved at PEs=256.

• 한국통신학회논문지
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• 제37A권11호
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• pp.993-1000
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• 2012

본 논문에서는 리프팅 기반의 하드웨어 효율이 100%가 되는 2차원 이산 웨이블릿 변환 필터 구조를 제안한다. 전체구조는 (9,7) 필터를 적용하였으며, 필터의 길이에 따라 확장 및 축소가 가능하다. 본 연구에서 제안하는 새로운 스케줄링은 블록기반으로 수행하며 하위 레벨을 수행할 조건이 충족되면 바로 해당레벨을 수행하므로 중간 값을 저장해야 하는 시간이 짧아지며, 따라서 이를 위한 레지스터 양을 최소화할 수 있다. 제안된 스케줄링에 맞는 입력을 조절하기 위해 그에 적절한 DFC(Data Format Converter)와 DCU(Delay Control Unit)구조를 설계하였다. 입력 영상이 $N{\times}N$이고 m을 필터 길이라고 할 때, 필요한 저장공간은 2mN이다. 인접한 4개의 데이터를 동시에 입력 받아 동시에 행 방향과 열 방향 DWT를 수행하므로 J가 분해 레벨이라고 할 때 총 $N^2(1-2^{-2J})/3$ 사이클이 소요된다.

• 한국멀티미디어학회논문지
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• 제6권3호
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• pp.436-443
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• 2003

본 논문에서는 HVS 및 DWT 기반의 비디오 워터마킹 알고리즘을 제안하였다. 이 알고리즘에서는 인간의 시각 구조와 유사한 특성을 나타내는 DWT을 이용하여 각 비디오 프레임을 4-레벨로 분해한 후, 웨이블릿 계수들에 대한 HVS를 이용하여 워터마크를 삽입한다. 이때 가장 낮은 레벨에 속한 부대역들은 최고주파 성분을 나타내므로 견고성을 위하여 워터 마크 삽입에서 제외시키고, 나머지 부대 역들에서 PSCs (perceptually significant coefficients)를 선택한 후 이들에 대하여 워터마크를 삽입한다. 기저대역에서는 계수값들의 크기에 따라 PSCs를 선택하고, 고주파 부대역에서는 SSQ (successive subband quantization) 방법을 이용하여 PSCs를 선택함으로써 견고성을 향상시킨다. 이렇게 선택된 기저대역 및 고주파 부대역들의 PSCs에 대하여 비가시성을 위하여 웨버 법칙 및 공간적인 마스킹 효과를 각각 이용하여 워터마크를 삽입한다. 따라서 제안한 워터마킹 알고리즘은 우수한 비가시성 및 견고성을 확보할 수 있다. 본 논문에서 제안한 워터마킹 알고리즘의 성능 평가를 위한 모의 실험에서 이 알고리즘이 기존의 알고리즘보다 비가시성 및 견고성 면에서 모두 우수함을 확인하였다.

• 융합신호처리학회논문지
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• 제11권1호
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• pp.19-25
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• 2010

본 논문에서는 쿼드트리 알고리즘을 이용한 디지털 워터마킹의 성능평가를 수행하였다. 제안한 알고리즘은 웨이블렛 영역에서 퀴드트리 알고리즘을 이용하여 워터마크의 중요계수를 선택하였고, Cox의 알고리즘을 이용하여 워터마크를 삽입하였다. 제안한 알고리즘의 성능 평가를 위한 시뮬레이션은 웨이블렛 영역에서 쿼드트리 알고리즘의 효과, DWT 변환 레벨과 대역(HH, LH, HL)에 따른 워터마킹 효과, 그리고 최저주파수 대역(LL)의 워터마킹 효과에 대하여 수행하였다. 시뮬레이션 결과에서 퀴드트리 알고리즘을 이용한 워터마킹은 고정된 대역의 중요계수에 워터마크를 삽입한 방법과 비교하여 향상된 결과를 보였고, 6 레벨 DWT에서 HH, HL LH 대역에 동시에 워터마크를 삽입하였을 경우에 가장 좋은 결과를 보였다. 또한, 전체 워터마크 중 30~60%를 LL 대역에 삽입하였을 경우에 PSNR 성능은 1~3dB 정도 떨어지나 추출한 워터마크의 상관도 값은 향상된 결과를 보였다.

• 대한전자공학회논문지SD
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• 제47권12호
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• pp.39-47
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• 2010

본 논문에서는 하드웨어 효율이 100%가 되는 2차원 이산 웨이블렛 변환 필터 구조를 제안한다. 전체 구조는 두 채널 QMF PR Lattice 필터로 구성된 1차원 DWT 필터 4개로 구성되었다. 1 레벨부터 J 레벨까지 순차적으로 수행함으로써 메모리 사용을 최소화 하면서도 하드웨어 효율이 100%가 되도록 설계하였으며 필터 입력 데이터를 구성해주는 DFC구조와 DCU구조를 제안하였다. 인접한 4개의 데이터를 동시에 입력 받아 처리함으로써 동시에 행방향과 열방향 DWT를 수행하므로 $N{\times}N$ 이미지를 처리하는데 $N^2(1-2^{-2J})/3$ 사이클이 소요되며 이 때 필요한 저장공간은 약 2MN-3N이다. 기존의 2D DWT 구조와 비교해 보았을 때 하드웨어 효율과 동작 속도가 향상되었으며 두 개의 1D DWT를 직렬로 연결하므로 임계경로를 감소시키기 위해서 최대 4 단까지 파이프라인을 적용하여 임계경로를 향상시킬 수 있다. 제안된 구조는 VerilogHDL로 모델링되고 동부아남 $0.18{\mu}m$ 표준셀로 합성되어 검증되었다.