• Journal of Power Electronics
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• 제8권4호
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• pp.363-370
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• 2008

In this paper, three kinds of PWM strategies for a three-phase current-fed dc/dc converter are proposed and compared in terms of losses and voltage transfer ratio. Each PWM strategy is described graphically and their switching losses are analyzed. With the proposed PWM C strategy, one turn-off switching of each bridge switch is eliminated to reduce switching losses under the same switching frequency. In addition, RMS current through the bridge switches is lowered by using parallel connection between two bridge switches and thus, conduction losses of the switches are reduced. Further, copper losses of the transformer are decreased due to the reduced RMS current of each transformer's winding. Therefore, total losses are minimized and the efficiency of the converter is improved by using the proposed PWM C strategy. Digital signal processor (DSP: TI320LF2407) and a field-programmable gate array (FPGA: EPM7128) board are used to generate PWM patterns for three-phase bridge and clamp MOSFETs. A 500W prototype converter is built and its experimental results verify the validity of the proposed PWM strategies.

• 조명전기설비학회논문지
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• 제25권8호
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• pp.30-38
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• 2011

This paper proposes a new intelligent diagnosis equipment for the partial discharge, which keeps deteriorating the insulating materials inside electric machineries, ultimately leading to electrical breakdown. In order to simulate experimentally the partial discharge inside the electric machinery, the tip-to-plate, the sphere-to-plate, the sphere-to-sphere and the plate-to-plate electrodes are used respectively, of which the gaps are 1[mm], 3[mm] or 5[mm] and the applied voltages are 3[kV], 5[kV] or 7[kV]. Ceramic coupler sensor and FIR digital filter are used to measure the partial discharge and the artificial neural network is used for the deterioration diagnosis of the electric machinery. The microprocessor of PD diagnosis equipment is DSP (TMS320C6713) with FPGA (Cyclone II). The results of the real-time and on-line experiments performed with the developed equipment are also explained.

• Journal of Power Electronics
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• 제18권1호
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• pp.81-91
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• 2018

This paper proposes a double line voltage synthesis (DLVS) strategy for three-to-five phase direct matrix converters. In the proposed strategy, the input and expected output voltages are divided into 6 segments and 10 segments, respectively. In addition, in order to obtain the maximum voltage transfer ratio (VTR), the input line voltages and "source key" should be selected reasonably according to different combinations of input and output segments. Then, the corresponding duty ratios are calculated to determine the switch sequences in different segment combinations. The output voltages and currents are still sinusoidal and symmetrical with little lower order harmonics under unbalanced or distorted input voltages by using this strategy. In addition, the common mode voltage (CMV) can be suppressed by rearranging some of the switching states. This strategy is analyzed and studied by a simulation model established in MATLAB/Simulink and an experimental platform, which is controlled by a DSP and FPGA. Simulation and experimental results verify the feasibility and validity of the proposed DLVS strategy.

• Journal of Power Electronics
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• 제18권6호
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• pp.1830-1843
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• 2018

In this paper, the generation of a reference current and voltage signal based on a Kalman filter is offered for a 3-phase 4wire UPQC (Unified Power Quality Conditioner). The performance of the UPQC is improved with source voltages that are distorted due to harmonic components. Despite harmonic and frequency variations, the Kalman filter is capable enough to determine the amplitude and the phase angle of load currents and source voltages. The calculation of the first state is sufficient to identify the fundamental components of the current, voltage and angle. Therefore, the Kalman state estimator is fast and simple. A Kalman based control strategy is proposed and implemented for a UPQC in a distribution system. The performance of the proposed control strategy is assessed for all possible source conditions with varying nonlinear and linear loads. The functioning of the proposed control algorithm with a UPQC is scrutinized and validated through simulations employing MATLAB/Simulink software. Using a FPGA SPATRAN 3A DSP board, the proposed algorithm is developed and implemented. A small-scale laboratory prototype is built to verify the simulation results. The stated control scheme for the UPQC reduces the following issues, voltage sags, voltage swells, harmonic distortions (voltage and current), unbalanced supply voltage and unbalanced power factor under dynamic and steady-state operating conditions.

• 한국전자통신학회논문지
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• 제6권6호
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• pp.839-847
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• 2011

원자력발전소의 계측제어계통은 제어, 감시기능을 수행하여 안전운전을 위한 두뇌 역할을 하는 핵심적인 분야이다. 최근 계측제어계통은 마이크로프로세서기반의 디지털 기술을 받아들여 디지털화되었다. 그러나 계측제어계통의 디지털시스템은 아날로그 기반 시스템에 비해 사이버위협에 매우 취약하여, 사이버공격에 의해 발전소 안전에 부정적인 영향을 받을 수 있다. 따라서 사이버침해에 대응할 수 있는 사이버 보안 대책이 계측제어계통에 요구된다. 사이버 보안성이 우수한 계통 설계를 위해서는 계측제어계통을 구성하는 자산에 대한 효과적인 자산분석이 요구된다. 본 연구에서는 원자로 계측제어설계의 사이버보안 적합성을 분석하기 위한 전 단계로 계측제어계통의 디지털 자산을 분석하기 위한 방법론을 제안한다. 제안된 디지털자산 분석 방법은 자산식별, 식별된 자산에 대한 평가방법으로 구성된다. 제안된 자산분석방법은 원자력발전소 계측제어계통의 사이버보안을 위한 자산분석에 응용하였다.

• 한국통신학회논문지
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• 제33권4A호
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• pp.387-393
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• 2008

본 논문에서는 TDD HSDPA(Time Division Duplex High Speed Downlink Packet Access)와 WiBro(Wireless Broadband Portable Internet) 와 같은 이동통신 규격을 지원하는 SDR(Software Defined Radio) 단말 모뎀 플랫폼을 제안한다. 제안하는 SDR 플랫폼은 DSP, FPGA, 마이크로프로세서 등 프로그래밍 가능한 소자들을 채용하여 HSDPA와 WiBro와 같은 기능을 담당하는 프로그램 등이 하드웨어 플랫폼 상에 다운로드 가능하도록 하였다. 제안하는 플랫폼은 이동통신네트워크의 멀티모드 단말시스템을 위한 물리계층 규격의 기능검증 등에 사용될 수 있다. 본 논문은 먼저 HSDPA와 WiBro 시스템의 물리계층 수신구조를 설명하고, 제안하는 SDR 플랫폼의 하드웨어 구현 방법과 각 모드에 요구되는 기능과 구현한 하드웨어 플랫폼 상에서의 최적화된 신호 흐름의 설계방법을 제시한다. 마지막으로 테스트신호를 이용한 루프백(loopback) 테스트를 통하여 제안한 SDR 플랫폼 상에 동작하는 각 모드 별 링크 성능을 보여준다. 제시된 실험 성능은 컴퓨터 시뮬레이션 성능과 비교하였다.

• 전자공학회논문지SC
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• 제42권3호
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• pp.17-24
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• 2005

본 논문에서는 PDP 상판의 패턴결함을 검출하는 영상처리 알고리즘을 제안하고, 이를 실시간으로 처리하기 위한 영상처리 하드웨어의 구현을 나타낸다. 제안된 영상처리 알고리즘은 참조영상의 패턴간격을 이용하여 결함영상을 추출하는 알고리즘이며, 영상처리 시스템은 실시간 구조로 설계된 고속 영상처리 하드웨어와 여러 개의 영상처리 하드웨어 제어를 위한 데이터관리 및 시스템제어 하드웨어에로 나누어 구현하였다. 또한, 본 논문에서는 구현한 영상처리 시스템을 이용하여 실제 PDP 상판의 결함을 검사하는 실험 환경을 구성하여 패턴의 결함을 검사하는 실험을 수행하였다. 그 결과 제안한 알고리즘과 구현한 하드웨어의 우수성을 입증 하였다.

• 한국정보과학회논문지:시스템및이론
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• 제32권11_12호
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• pp.629-638
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• 2005

시스템 온 칩 설계에서 온 칩 버스는 전체 시스템의 성능을 결정하는 중요한 요소이다. 특히 프로세서, DSP 및 멀티미디어 IP와 같이 보다 높은 버스 대역폭을 요구하는 IP가 사용될 경우 온 칩 버스의 대역폭 문제는 더욱 심각해진다. 이에 따라 최근 ARM 사에서는 고성능 온 칩 버스 구조인 ML-AHB 버스 매트릭스를 제안하였다. ML-AHB 버스 매트릭스는 시스템 내의 다중 마스터와 다중 슬레이브간의 병렬적인 접근 경로를 제공하여 전체 버스 대역폭을 증가시켜주고, 최근 많은 프로세서 요소들을 사용하는 휴대형 기기 및 통신 기기 등에 적합한 고성능 온 칩 버스 구조이다. 하지만 내부 컴포넌트인 입력 스테이지와 무어 타입으로 구현된 중재 방식으로 인해 마스터가 새로운 전송을 수행할 때 또는 슬레이브 레이어를 변경할 때 마다 항상 1 클럭 사이클 지연 현상이 발생된다. 본 논문에서는 이러한 문제점을 해결하기 위해 기존 ML-AHB 버스 매트릭스 구조를 개선하였다. 기존 버스 매트릭스 구조에서 입력 스테이지를 제거하고, 개선된 구조에 적합하도록 중재 방식을 변경하여 1 클럭 사이클 지연 문제를 해결하였다. 개선된 결과 4-beat incrementing 버스트 타입으로 다수의 트랜잭션을 수행할 경우, 기존 ML-AHB 버스 매트릭스에 비해 전체 버스 트랜잭션 종료 시간 및 평균 지연 시간이 각각 약 $20\%,\;24\%$ 정도 짧아졌다. 또한 FPGA의 슬라이스 수는 기존의 ML-AHB 버스 매트릭스보다 약 $22\%$ 정도 감소하였고, 클럭 주기도 약 $29\%$ 정도 짧아졌다.