• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.109-109
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• 2011

1T-1C로 구성되는 기존의 DRAM(Dynamic Random Access Memory)은 데이터를 저장하기 위한 적절한 capacitance를 확보해야 한다. 따라서 캐패시터 면적으로 인한 집적도에 한계에 직면해있다. 따라서 이를 대체하기 위한 새로운 DRAM인 1T (Transistor) DRAM이 각광받고 있다. 기존의 DRAM과 달리 SOI (Silicon On Insulator)기술을 이용한 1T-DRAM은 데이터 저장을 위한 캐패시터가 필요없다. Impact Ionization 또는 GIDL을 이용해 발생한 정공을 채널영역에 가둠으로 서 발생하는 포텐셜 변화를 이용한다. 이로서 드레인 전류가 변화하며, 이를 이용해 '0'과 '1'을 구분한다. 기존의 1T-DRAM은 단결정 실리콘을 이용하여 개발되었으나 좀더 광범위한 디바이스로의 적용을 위해서는 다결정 실리콘 박막의 형태로 제작이 필수적이다. 단결정 실리콘을 이용할 경우 3차원 집적이나 기판재료선택에 제한적이지만 다결정 실리콘을 이용할 경우, 기판결정이 자유로우며 실리콘 박막이나 매몰 산화층의 형성 및 두께 조절이 용이하다. 때문에 3차원 적층에 유리하여 다결정 실리콘 박막 형태의 1T-DRAM 제작이 요구되고 있다. 따라서 이번연구에서는 엑시머 레이저 어닐링 및 고상결정화 방법을 이용하여 결정화 시킨 다결정 실리콘을 이용하여 1T-DRAM을 제작하였으며 메모리 특성을 확인하였다. 기판은 상부실리콘 100 nm, buried oxide 200 nm로 구성된 SOI구조의 기판을 사용하였다. 엑시머 레이저 어닐링의 경우 400 mJ/cm2의 에너지를 가지는 KrF 248 nm 엑시머 레이저 이용하여 결정화시켰으며, 고상결정화 방법은 $400^{\circ}C$ 질소 분위기에서 24시간 열처리하여 결정화 시켰다. 두가지 결정화 방법을 사용하여 제작되어진 박막트랜지스터 1T-DRAM 모두 kink 현상을 확인할 수 있었으며 메모리 특성 역시 확인할 수 있었다.

• 전자공학회논문지D
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• 제36D2호
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• pp.55-61
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• 1999

DRAM에서 알파 입자의 입사에 의한 소프트 에러율을 예측하는 시뮬레이터를 개발하였다. 새로운 시뮬레이터는 수집 전하량에 대한 해석적 모델을 사용함으로서 소자 시뮬레이터나 몬테칼로 시뮬레이터를 사용하는 기존의 예측 시뮬레이터에 비하여 계산시간을 크게 감소하였다. DRAM에서 발생하는 소프트 웨어의 모드를 분석한 결과, bit-bar 모드에 의한 소프트 에러율이 가장 큰 것을 알 수 있었으며 256M DRAM의 셀 구조에 대한 소프트 에러율을 시뮬레이션하여 storage 캐패시턴스가 약 5fF의 margin을 갖고있음을 밝혔다.

• 한국전기전자재료학회논문지
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• 제27권2호
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• pp.76-80
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• 2014

Dual-gate PCRAM which unify capacitor-less DRAM and NVM using a PCM instead of a typical SONOS flash memory is proposed as 1 transistor. $VO_2$ changes its phase between insulator and metal states by temperature and field. The front-gate and back-gate control NVM and DRAM, respectively. The feasibility of URAM is investigated through simulation using c-interpreter and finite element analysis. Threshold voltage of NVM is 0.5 V that is based on measured results from previous fabricated 1TPCM with $VO_2$. Current sensing margin of DRAM is 3 ${\mu}A$. PCM does not interfere with DRAM in the memory characteristics unlike SONOS NVM. This novel unified dual-gate PCRAM reported in this work has 1 transistor, a low RESET/SET voltage, a fast write/erase time and a small cell so that it could be suitable for future production of URAM.

• 정보과학회 논문지
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• 제42권1호
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• pp.107-113
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• 2015

데이터베이스 시스템에서, 트랜잭션이 수행한 변경 사항은 커밋 전 2차 저장장치에 보존되어야 한다. 일반적 2차 저장장치는 비휘발성 미디어의 처리 지연을 보완하기 위해 휘발성 DRAM 캐시를 가지고 있다. 그러나 휘발성 DRAM에만 쓰여지는 로그들은 영구성을 보장할 수 없으므로, DRAM 캐시에서 저장매체로 로그를 쓰는 지연 시간을 감출 수 없다. 최근 이러한 단점 극복을 목적으로 DRAM 캐시에 커패시터를 장착한 플래시 SSD가 등장하였다. 이러한 비휘발성 캐시를 가지는 저장 장치는 DRAM 캐시에 로그를 쓰고 즉시 커밋 가능하므로, 커밋 대기를 줄이고 트랜잭션 처리량을 증가시킬 것이다. 본 논문은 커패시터 백업 캐시를 사용한 SSD를 로그 저장소로 사용한 경우 데이터베이스의 트랜잭션 처리 성능에 대해 실험 및 분석 한다. 로그를 낸드 플래시에 저장하지 않고 DRAM 캐시에 저장한 직후 커밋 함으로써, 3배 이상의 처리량 향상이 가능하다. 또한 적절한 튜닝을 거친 후 이상적 로그 성능의 73% 이상을 보인다.

• 정보보호학회논문지
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• 제26권2호
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• pp.327-334
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• 2016

일반적으로 알려진 믿음과는 달리 다양한 컴퓨팅 장치의 메인 메모리로 사용되는 DRAM은 전원이 차단되더라도 저장하고 있던 데이터가 곧바로 사라지지 않고, 대신 어느 정도의 시간 동안 데이터를 유지하게 된다. 특히 DRAM을 냉각시키면 그 데이터 유지 시간이 더 길어진다는 사실 역시 알려져 있다. Cold Boot Attack이란 이러한 DRAM의 데이터 유지 성질을 이용하여, 전원이 차단된 DRAM으로부터 암호 알고리즘의 키와 같은 민감한 정보를 복구해내는 부채널 공격 방법의 일종이다. 본 논문에서는 대칭붕괴모델을 가정한 Cold Boot Attack 방법을 이용하여 전원이 차단된 DRAM으로부터 추출된 AES 키 비트열로부터 원래의 AES 키를 복구하는 알고리즘을 제안한다. 제안된 알고리즘은 추출된 AES 키 비트열의 랜덤성을 테스트하는 방법을 사용하여 후보 키 공간의 크기를 줄이는 방법을 사용한다.

• 전기전자학회논문지
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• 제17권3호
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• pp.260-266
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• 2013

DRAM 에서 folded bit line 대비 open bit line은 데이터 read나 write 동작시 노이즈(noise)에 취약하다. 6F2(F: Feature Size) 구조의 open bit line에서 DRAM 집적도 증가에 따라 코어(core) 회로부 동작 조건은 노이즈로부터 더욱 악화된다. 본 논문에서는 비트라인(bit line) 간 데이터 패턴의 상호 간섭 영향을 분석하여, 기존의 연구에서는 다루지 않았던 open bit line 방식에서 데이터 패턴 상호 간섭의 취약성을 실험적 방법으로 확인하였으며, 68nm Tech. 1Gb DDR2에서 Advan Test장비를 사용하여 실험하였다. 또한 open bit line 설계 방식에서 노이즈 영향이 DRAM 동작 파라미터(parameter) 특성 열화로 나타나는데, 이를 개선 할 수 있는 방법을 센스앰프 전원분리 실험으로 고찰하였다. 센스앰프 전원분리시 0.2ns(1.3%)~1.9ns(12.7%) 이상 개선될 수 있음을 68nm Tech. 1Gb DDR2 modeling으로 시뮬레이션 하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2009년도 추계학술대회 논문집
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• pp.35-35
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• 2009

Capacitorless one transistor dynamic random access memory (1T-DRAM) cells were fabricated on the fully depleted strained-silicon-on-insulator (FD sSOI) and the effects of silicon back interface state on buried oxide (BOX) layer on the memory properties were evaluated. As a result, the fabricated 1T-DRAM cells showed superior electrical characteristics and a large sensing current margin (${\Delta}I_s$) between "1" state and "0" state. The back interface of SOI based capacitorless 1T-DRAM memory cell plays an important role on the memory performance. As the back interface properties were degraded by increase rapid thermal annealing (RTA) process, the performance of 1T-DRAM was also degraded. On the other hand, the properties of back interface and the performance of 1T-DRAM were considerably improved by post RTA annealing process at $450^{\circ}C$ for 30 min in a 2% $H_2/N_2$ ambient.

• JSTS:Journal of Semiconductor Technology and Science
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• 제3권2호
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• pp.76-82
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• 2003

The robust stack storage node and sufficient cell capacitance for high performance is indispensable for 90 nm DRAM capacitor. For the first time, we successfully demonstrated MIS capacitor process integration for 90 nm DRAM technology. Novel cell layout and integration technology of 90 nm DRAM capacitor is proposed and developed, and it can be extended to the next generation DRAM. Diamond-shaped OCS with 1.8 um stack height is newly developed for large capacitor area with better stability. Furthermore, the novel $Al_2O_3/HfO_2$ dielectric material with equivalent oxide thickness (EOT) of 25 ${\AA}$ is adopted for obtaining sufficient cell capacitance. The reliable cell capacitance and leakage current of MIS capacitor is obtained with ~26 fF/cell and < 1 fA/ceil by $Al_2O_3/HfO_2$ dielectric material, respectively.

• 한국산학기술학회논문지
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• 제11권2호
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• pp.485-490
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• 2010

본 논문에서는 버팅 콘택(butting contact) 구조를 갖는 DDI DRAM소자의 감지 증폭기의 입력 게이트 단의 모든 기생 성분을 포함한 등가 회로를 제안 하였다. 제안한 모델을 이용하여 기생 쇼트키 다이오드가 감지 증폭기 동작에 어떤 영향을 미치는지 분석하였다. 각각의 불량 가능성에 대해 감지 증폭기가 어떻게 동작하는지 분석하여 단측 불량 특성의 원인을 규명하였다. DDI DRAM에서 단측 불량 원인과 불량률의 온도 의존성은 감지 증폭기의 입력 게이트 단에 형성된 기생 쇼트키 다이오드 형성에 기인한 것으로 판단된다. 이러한 기생 쇼트키 다이오드는 게이트 입력에 기생 전압 강하를 야기하게 되고 결국 감지 증폭기의 노이즈 마진을 감소시켜 단측 불량률을 증가시킨다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2010년도 제39회 하계학술대회 초록집
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• pp.202-202
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• 2010

최근 반도체 소자의 미세화에 따라, 단채널 효과에 의한 누설전류 및 소비전력증가 등이 문제가 되고 있다. DRAM의 경우, 캐패시터 영역의 축소문제가 소자집적화를 방해하는 요소로 작용하고 있다. 1T-DRAM은 기존의 DRAM과 달리 캐패시터 영역을 없애고 상부실리콘의 중성영역에 전하를 저장함으로써 소자집적화에 구조적인 이점을 갖는다. 또한 silicon-on-insulator (SOI) 기판을 이용할 경우, 뛰어난 전기적 절연 특성과 기생 정전용량의 감소, 소자의 저전력화를 실현할 수 있다. 본 연구에서는 silicon-germanium-on-insulator (SGOI) 기판을 이용한 1T-DRAM의 열처리온도에 따른 특성 변화를 평가하였다. 기존의 SOI 기판을 이용한 1T-DRAM과 달리, SGOI 기판을 사용할 경우, strained-Si 층과 relaxed-SiGe 층간의 격자상수 차에 의한 캐리어 이동도의 증가효과를 기대할 수 있다. 하지만 열처리 시, SiGe층의 Ge 확산으로 인해 상부실리콘 및 SiGe 층의 두께를 변화시켜, 소자의 특성에 영향을 줄 수 있다. 열처리는 급속 열처리 공정을 통해 $850^{\circ}C$와 $1000^{\circ}C$로 나누어 30초 동안 N2/O2 분위기에서 진행하였다. 그리고 Programming/Erasing (P/E)에 따라 달라지는 전류의 차를 감지하여 제작된 1T-DRAM의 메모리 특성을 평가하였다.