• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.533-534
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• 2008

By using Dual Port DRAM to Multi-media SoC, an improved performance is achieved in this paper. The proposed scheme greatly help the multi-media SoC like a application for full HDTV, and it can be extended to the application field which is needed the low access latency with heavy traffic. Additionally, the proposed scheme help to down the BUM cost of system.

• Journal of Computing Science and Engineering
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• 제7권1호
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• pp.53-66
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• 2013

Bounding the worst-case DRAM performance for a real-time application is a challenging problem that is critical for computing worst-case execution time (WCET), especially for multicore processors, where the DRAM memory is usually shared by all of the cores. Typically, DRAM commands from consecutive DRAM accesses can be pipelined on DRAM devices according to the spatial locality of the data fetched by them. By considering the effect of DRAM command pipelining, we propose a basic approach to bounding the worst-case DRAM performance. An enhanced approach is proposed to reduce the overestimation from the invalid DRAM access sequences by checking the timing order of the co-running applications on a dual-core processor. Compared with the conservative approach, which assumes that no DRAM command pipelining exists, our experimental results show that the basic approach can bound the WCET more tightly, by 15.73% on average. The experimental results also indicate that the enhanced approach can further improve the tightness of WCET by 4.23% on average as compared to the basic approach.

• 한국인터넷방송통신학회논문지
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• 제20권2호
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• pp.179-185
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• 2020

DRAM은 메인 메모리 시스템을 구성하는 주요한 요소로서 운영체제의 발전, 응용 프로그램의 복잡도와 용량의 증가에 맞추어 DRAM의 용량과 속도 역시 증가하는 추세이다. DRAM은 주기적으로 저장된 값을 읽은 후 다시 저장하는 리프레시 동작을 수행해야 하며, 이에 수반되는 성능 및 파워/에너지 오버헤드는 용량이 증가할수록 더 악화되는 특성을 내재하고 있다. 본 연구는 전하의 보존 시간이 가장 낮은 셀들에 대해서 블룸 필터를 사용하여 64ms, 128ms 이내에 리프레시를 수행해야 하는 로우들을 효율적으로 저장하여 선택적 리프레시를 수행하는 에너지 효율 향상 기법을 제안한다. 실험 결과에 따르면 제안 기법을 통하여 평균 5.5%의 성능 향상이 있었으며, 리프레시 에너지는 평균 76.4% 절감되었고, 평균 EDP는 10.3% 절감된 것으로 나타났다.

• 한국정보통신학회논문지
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• 제20권4호
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• pp.793-798
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• 2016

본 연구에서는 1T-DRAM 응용을 위해 Bipolar Junction Transistor 모드 (BJT mode)에서 비대칭 소스/드레인 수직형 나노와이어 소자의 순방향 및 역방향 메모리 윈도우 특성을 분석하였다. 사용된 소자는 드레인 농도가 소스 농도보다 높으며 소스 면적이 드레인 면적보다 큰 사다리꼴의 수직형 gate-all-around (GAA) MOSFET 이다. BJT모드의 순방향 및 역방향 이력곡선 특성으로부터 순방향의 메모리 윈도우는 1.08V이고 역방향의 메모리 윈도우는 0.16V이었다. 또 래치-업 포인트는 순방향이 역방향보다 0.34V 큰 것을 알 수 있었다. 측정 결과를 검증하기 위해 소자 시뮬레이션을 수행하였으며 시뮬레이션 결과는 측정 결과와 일치하는 것을 알 수 있었다. 1T-DRAM에서 BJT 모드를 이용하여 쓰기 동작을 할 때는 드레인 농도가 높은 것이 바람직함을 알 수 있었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제7권1호
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• pp.1-10
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• 2007

In recent few years, low-power electronics has been a leading drive for technology developments nourished by rapidly growing market share. Mobile DRAM, as a fundamental block of hand-held devices, is now becoming a product developed by limitless competition. To support application specific mobile features, various new power-reduction schemes have been proposed and adopted by standardization. Tightened power budget in battery-operated systems makes conventional schemes not acceptable and increases difficulty of the circuit design. The mobile DRAM has successfully moved down to 1.5V era, and now it is about to move to 1.2V. Further voltage scaling, however, presents critical problems which must be overcome. This paper reviews critical issues in mobile DRAM design and various circuit schemes to solve the problems. Focused on analog circuits, bitline sensing, IO line sensing, refresh-related schemes, DC bias generation, and schemes for higher data rate are covered.

• 산업공학
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• 제25권2호
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• pp.178-186
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• 2012

The DRAM module is an important part of servers, workstations and personal computer. Its malfunction causes a lot of damage on customer system. Therefore, customers demand the highest quality products. The company applies DRAM module Outgoing Quality Assurance Inspection(OQA) to secures the highest quality. It is the key process to decides shipment of products through sample inspection method with customer oriented tests. High fraction of defectives entering to OQA causes inevitable high quality cost. This article proposes the application of ensemble learning to classify the lot status to minimize the ratio of wrong decision in OQA, observing a potential in reducing the wrong decision.

• 정보과학회 논문지
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• 제42권11호
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• pp.1314-1321
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• 2015

모바일 디바이스는 데스크톱이나 서버 등 일반 컴퓨터 시스템과 마찬가지로 주기억장치와 스토리지와의 성능 차이를 완화시키기 위해 버퍼 캐시를 사용한다. 그러나 DRAM 은 저장된 데이터를 유지하기 위해 주기적인 refresh 연산을 수행함으로써 제한된 크기의 배터리 소모를 가속화하는 문제점을 가지고 있다. 본 논문에서는 모바일 디바이스 환경에서 배터리의 수명을 연장하기 위해 DRAM과 비휘발성 메모리인 PCM으로 구성된 하이브리드 메인 메모리 구조기반의 버퍼캐시 정책을 소개한다. 또한, PCM의 성능 및 내구성 특성을 최적화시키기 위해 프로세스 상태 기반의 새로운 버퍼 캐시 정책을 제안한다. 제안 기법은 포그라운드 및 백그라운드 애플리케이션이 사용하는 페이지를 서로 다른 방법으로 배치함으로써 소량의 DRAM으로도 포그라운드 애플리케이션의 빠른 응답성을 보장한다. 실험 결과, 제안 기법은 포그라운드 애플리케이션의 총 수행시간을 평균 58% 감소시켰으며 전력 소비량도 평균 23% 감소시키는 것을 확인하였다.

• 대한전자공학회논문지SD
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• 제37권7호
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• pp.7-16
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• 2000

본 논문에서는 DRAM 셀 내의 셀 캐패시턴스 및 기생 캐패시턴스를 수치 해석적으로 계한하여 추출하는 방법과 그 적용 예를 보고한다. 셀 캐패시턴스 및 기생 캐패시턴스를 계산하기 위하여 유한요소법을 적용하였다. 시뮬레이션의 구조를 정의하기 우하여, 마스크 레이아웃 데이터 및 공정 레시피를 이용한 토포그래피 시뮬레이션을 수행하고, 토포그래피 시뮬레이션을 통해 DRAM 셀 구조를 생성하기 위해 필요한 데이터를 얻었다. 이를 기반으로 하여, 마스크 데이터 기반의 3차원 솔리드 모델링 방법을 적용하여 시뮬레이션 구조를 생성하였다. 시뮬레이션에 사용된 구조는 $2.25{\times}175{\times}3.45{\mu}m^3$ 크기이며, 4개의 셀 캐패시터를 갖는다. 또한 70,078개의 노드와 395,064개의 사면체로 구성되었다. 시뮬레이션을 위해 ULTRA SPARC 10 웨크스테이션에서 약 25분의 CPU 시간을 소요하였으며, 약 201메가바이트의 메모리를 사용하였다. 시뮬레이션을 통하여 계산된 셀 캐패시턴스는 셀당 24fF이며, DRAM 셀 내에서 가장 주요한 기생 캐패시턴스 성분을 규명하였다.

• ETRI Journal
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• 제26권6호
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• pp.583-588
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• 2004

In this paper we investigate the effect of a shield metal line inserted between adjacent bit lines on the refresh time and noise margin in a planar DRAM cell. The DRAM cell consists of an access transistor, which is biased to 2.5V during operation, and an NMOS capacitor having the capacitance of 10fF per unit cell and a cell size of $3.63{\mu}m^2$. We designed a 1Mb DRAM with an open bit-line structure. It appears that the refresh time is increased from 4.5 ms to 12 ms when the shield metal line is inserted. Also, it appears that no failure occurs when $V_{cc}$ is increased from 2.2 V to 3 V during a bump up test, while it fails at 2.8 V without a shield metal line. Raphael simulation reveals that the coupling noise between adjacent bit lines is reduced to 1/24 when a shield metal line is inserted, while total capacitance per bit line is increased only by 10%.

• 대한전자공학회논문지SD
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• 제48권7호
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• pp.57-64
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• 2011

SSD(Solid State Disk)는 호스트 인터페이스와 낸드 플래시 메모리의 대역폭 차이를 완충하기 위한 버퍼로 DRAM을 적용하고 있다. 본 논문에서는 대역폭이 높은 고가의 DRAM을 사용하는 대신 저비용으로 SSD의 성능을 향상시킬 수 있는 효과적인 방법을 제안하였다. SSD 데이터는 사용자 데이터, 사용자 데이터 관리를 위한 메타데이터, 데이터의 오류 제어를 위한 FEC(Forward Error Correction) 패리티/CRC(Cyclic Redundancy Check) 등 크게 세 가지로 구분할 수 있다. 본 논문에서는 데이터 유형 별 특성을 고려하여 성능을 향상시키기 위해 모니터링 시스템을 통한 가변적인 버스트 데이터 처리 방법과 페이지 단위를 이용한 FEC 패리티/CRC 방식을 적용하였다. 실험을 통하여 0.07%의 무시할만한 칩 면적의 증가만으로 평균 25.9%의 SSD 성능 개선을 확인할 수 있었다.