• 한국재료학회지
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• 제23권8호
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• pp.405-422
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• 2013

Atomic layer deposition(ALD) is a promising deposition method and has been studied and used in many different areas, such as displays, semiconductors, batteries, and solar cells. This method, which is based on a self-limiting growth mechanism, facilitates precise control of film thickness at an atomic level and enables deposition on large and three dimensionally complex surfaces. For instance, ALD technology is very useful for 3D and high aspect ratio structures such as dynamic random access memory(DRAM) and other non-volatile memories(NVMs). In addition, a variety of materials can be deposited using ALD, oxides, nitrides, sulfides, metals, and so on. In conventional ALD, the source and reactant are pulsed into the reaction chamber alternately, one at a time, separated by purging or evacuation periods. Thermal ALD and metal organic ALD are also used, but these have their own advantages and disadvantages. Furthermore, plasma-enhanced ALD has come into the spotlight because it has more freedom in processing conditions; it uses highly reactive radicals and ions and for a wider range of material properties than the conventional thermal ALD, which uses $H_2O$ and $O_3$ as an oxygen reactant. However, the throughput is still a challenge for a current time divided ALD system. Therefore, a new concept of ALD, fast ALD or spatial ALD, which separate half-reactions spatially, has been extensively under development. In this paper, we reviewed these various kinds of ALD equipment, possible materials using ALD, and recent ALD research applications mainly focused on materials required in microelectronics.

• 한국결정성장학회지
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• 제7권2호
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• pp.334-340
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• 1997

불순물 주입에 의한 $SrTiO_3$ 박막의 전기적 특성 개선에 관하여 연구하였다. 잉여 SrO가 첨가되고 Fe, Cr 이온이 불순물 도핑된 박막은 $550^{\circ}C$, $Ar/O_2$비를 변화시키면서 형성되었다. 어셉터 이온 도핑에 의한 누설전류 특성이 개선됨을 알 수 있었다. 5 mol% SrO가 첨가되고, $550^{\circ}C$, $Ar/O_2$비가 5 : 5에서 형성된 $SrTiO_3$ 박막의 유전상수 값은 320, 누설전류 밀도는 $1.0 {\times} 1.0 A/\textrm{cm}^2$까지 개선될 수 있었다. 이러한 결과는 고유전 박막의 전기적 특성을 향상시킴으로써 차세대 메모리 유전체 물질 개발에 응용될 수 있을 것으로 기대한다.

• 대한전기학회논문지:전기물성ㆍ응용부문C
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• 제52권9호
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• pp.371-377
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• 2003

We perform the physical analysis such that Si/W composition ratios and phosphorus distribution change in the W/S $i_{x}$ thin films according to phosphorus concentration of polysilicon and W $F_{6}$ flow rate for the formation of WS $i_{x}$ polycide used as a gate electrode. We report that these physical characteristics have effects on the contact resistance between word line and bit line in DRAM devices. RBS measurements show that for the samples having phosphorus concentrations of 4.75 and 6.0${\times}$10$^{2-}$ atoms/㎤ in polysilicon, by applying W $F_{6}$ flow rates decreases from 4.5 to 3.5 sccm, Si/W composition ratio has increases to 2.05∼2.24 and 2.01∼2.19, respectively. SIMS analysis give that phosphorus concentration of polysilicon for both samples have decreases after annealing, but phosphorus concentration of WS $i_{x}$ thin film has increases by applying W $F_{6}$ flow rates decreases from 4.5 to 3.5 sccm. The contact resistance between word line and bit line in the sample with phosphorus concentration of 6.0 ${\times}$ 10$^{20}$ atoms/㎤ in polysilicon is lower than the sample with 4.75 ${\times}$ 10$^{20}$ atoms/㎤ After applying W $F_{6}$ flow rates decreases from 4.5 to 3.5 sccm, the contact resistance has been improved dramatically from 10.1 to 2.3 $\mu$ $\Omega$-$\textrm{cm}^2$.

• 전자공학회논문지SC
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• 제37권3호
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• pp.44-54
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• 2000

본 논문에서는 표준 메모리 공정에 구현 가능한 주파수 적응성을 갖는 부지연 회로의 설계기법에 대해 제안한다. 제안하는 설계기법은 기본적으로 아날로그 SMD (synchronous mirror delay) 형태의 부지연 회로로서 입력클록의 주기와 구현하고자 하는 부의 지연 시간의 차이에 해당하는 시간을 아날로그 회로의 개념으로 측정하고 다음 번 주기에서 반복한다. 출력클록의 발생과 관련되는 부수적인 지연을 측정단의 앞 단인 지연모델 단에서 상쇄하는 기존의 SMB 기법과는 달리, 반복단에서 상쇄하는 새로운 기법을 통하여 넓은 부지연 범위를 구현하여 특히 고속동작에서의 부지연 특성을 원할하게 한다. 또한 넓은 범위의 주파수 동작범위를 구현하기 위해 해당하는 주파수 범위에서 아날로그 회로가 최적의 동작 조건을 갖추도록 하기 위한 새로운 주파수 감지기 및 최적조건 설정기법을 제안한다. 제안된 회로의 응용으로서 초고속 DRAM인 DDR SDRAM에 적용하는 예를 보였으며, 0.6㎛ n-well double-poly double-metal CMOS 공정을 사용하여 모의실험 함으로써 그 유용성을 입증한다.

• 대한전기학회논문지:전기물성ㆍ응용부문C
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• 제51권5호
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• pp.185-190
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• 2002

Capacitor material utilized in the downsizing passive devices and dynamic random access memory(DRAM) requires the physical and electrical properties at given area such as capacitor thickness reduction, relative dielectric constant increase, low leakage current and thermal stability. Common capacitor materials, $SiO_2$, $Si_3N_4$, $SiO_2$/$Si_3N_4$,TaN and et al., used until recently have reached their physical limits in their application to several hundred angstrom scale capacitor. $Ta_2O_{5}$ is known to be a good alternative to the existing materials for the capacitor application because of its high dielectric constant (25 ~35), low leakage current and high breakdown strength. Despite the numerous investigations of $Ta_2O_{5}$ material, there have little been established the clear understanding of the annealing effect on capacitance characteristic and conduction mechanism, design and fabrication for $Ta_2O_{5}$ film capacitor. This study presents the structure-property relationship of reactive-sputtered $Ta_2O_{5}$ MIM capacitor structure processed by annealing in a vacuum. X-ray diffraction patterns skewed the existence of amorphous phase in as-deposited condition and the formation of preferentially oriented-$Ta_2O_{5}$ in 670, $700^{\circ}C$ annealing. On 670, $700^{\circ}C$ annealing under the vacuum, the leakage current decrease and the enhanced temperature-capacitance characteristic stability. and the leakage current behavior is stable irrespective of applied electric field. The results states that keeping $Ta_2O_{5}$ annealed at vacuum gives rise to improvement of electrical characteristics in the capacitor by reducing oxygen-vacancy and the broken bond between Ta and O.

• 정보처리학회논문지A
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• 제10A권3호
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• pp.247-254
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• 2003

본 연구에서 고속 데이터 전송을 위해 Double Data Rate(DDR) 방식을 사용하는 SDRAM에 내장할 수 있는 저전압 광대역 Delay Locked Loop(DLL) 회로를 설계하였다. 고해상도와 빠른 Lock-on 시간을 위하여 새로운 유형의 위상검출기론 설계하였고 카운터 및 Indicator 등 내장회로의 빠른 동작을 위해 Dual-Data Dual-Clock 플립플롭(DCDD FF)에 기반을 둔 설계를 수행하였으며 이 FF을 사용하므로서 소자수를 70% 정도 감소시킬 수 있었다. Delay Line 중에서 Coarse 부분은 0.2ns 이하까지 검출 가능하며 위상오차를 더욱 감소시키고 빠른 Lock-on 기간을 얻기 위해 Fine 부분에 3-step Vernier Line을 설계하였다. 이 방식을 사용한 본 DLL의 위상오차는 매우 적고 25ps 정도이다. 본 DLL의 Locking 범위는 50∼500MHz로 넓으며 5 클럭 이내의 빠른 Locking을 얻을 수 있다. 0.25um CMOS 공정에서 1.8V 공급전압 사용시 소비전류는 500MHZ 주파수에서 32mA이다. 본 DLL은 고주파 통신 시스템의 동기화와 같은 다른 응용면에도 이용할 수 있다.