• 전자공학회논문지
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• 제49권10호
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• pp.148-158
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• 2012

본 논문에서는 센서용 incremental 델타-시그마 아날로그 디지털 변환기를 설계 하였다. 회로는 크게 pre-amplifier, S & H (sample and hold) 회로, MUX와 델타-시그마 모듈레이터, 그리고 데시메이션 필터로 구성 되어 있다. 델타-시그마 모듈레이터는 3차 1-bit 구조이고 $0.18{\mu}m$ CMOS 공정을 사용 하였다. 설계된 회로는 테스트 결과 5 kHz 신호 대역에서 signal-to-noise and distortion ratio (SNDR)는 87.8 dB의 성능을 가지고, differential nonlinearity (DNL)은 ${\pm}0.25$ LSB (16-bit 기준), integral nonlinearity (INL)은 ${\pm}0.2$ LSB 이다. 델타-시그마 모듈레이터 전체 소비 전력은 $941.6{\mu}W$ 이다. 최종 16-bits 출력을 얻기 위하여 리셋을 인가하는 N cycle을 200 으로 결정하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 추계학술대회
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• pp.225-228
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• 2012

본 논문은 8-비트 디코더, 2-비트 시간-인터폴레이터, 그리고 출력 버퍼로 구성된 10-비트 시간-인터폴레이션 디지털-아날로그 변환기를 제안한다. 제안하는 시간-인터폴레이션 기법은 RC 로우패스 필터에 의한 시정수를 이용해서 charging time을 조절하여 아날로그 값을 결정하는 방법이다. 또한 시간-인터폴레이터를 구현하기 위해 공정 변화를 최소화하기 위해 레플리카 회로를 포함한 제어 펄스 발생기를 제안한다. 제안하는 10-비트 시간-인터폴레이션 디지털-아날로그 변환기는 3.3 V $0.35{\mu}m$ 1-poly 6-metal CMOS 공정을 이용하여 설계된다. 설계된 10-비트 시간-인터폴레이션 디지털-아날로그 변환기의 면적은 기존의 10-비트 저항열 디지털-아날로그 변환기의 61%를 차지한다. 그리고 시뮬레이션 된 DNL과 INL은 각각 +0.15/-0.21 LSB와 +0.15/-0.16 LSB이다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 추계학술대회
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• pp.343-345
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• 2013

본 논문에서는 125 MHz 동작 주파수에서 51개 위상의 클록을 출력하는 위상 고정 루프(phase-locked loop: PLL)을 제안한다. 제안된 위상 고정 루프는 125 MHz 주파수의 51-위상 클록을 출력하기 위해서 저항으로 연결된 3개의 전압제어발진기 (voltage controlled oscillator: VCO)를 이용한다. 각 전압제어발진기는 17단의 delay-cell로 구성되며, 3 개의 전압제어발진기를 연결하는 저항을 통해 동일한 위상차를 가지는 51개 위상 클록을 구현한다. 제안된 위상 고정 루프는 1.0 V의 공급전압을 이용하는 65 nm CMOS 공정에서 설계되었으며, 125 MHz 동작 주파수에서 시뮬레이션된 DNL과 peak-to-peak jitter는 각각 +0.0016/-0.0020 LSB와 1.07 ps이다. 제작된 위상 고정 루프의 면적과 전력 소모는 각각 $290{\times}260{\mu}m^2$과 2.5 mW이다.

• 대한전자공학회논문지SD
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• 제41권10호
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• pp.69-75
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• 2004

본 논문에서는 온도 및 전원전압에 덜 민감한 기준전압을 위해 온-칩 필터를 사용하는 8b 220 MS/s 230 rnW 3단 파이프라인 CMOS A/D 변환기 (ADC) 회로를 제안한다. 제안하는 RC 저대역 필터는 기존의 큰 값을 가진 칩 외부의 바이패스 캐패시터를 사용하지 않고도 고속 동작 시 발생하는 여러 가지 잡음을 효과적으로 감쇄시키고 큰 R, C 부하에서도 기준전압의 정착시간을 줄인다. 시제품 ADC는 0.25 um CMOS 공정을 이용하여 설계 및 제작되었고, 입/출력단의 패드를 제외한 코어 면적은 2.25 ㎟ 이며 측정된 DNL 및 INL은 각각 -0.35～+0.43, LSB, -0.82～+0.71 LSB 수준을 보여준다. 또한, SNDR은 200 MS/s, 220 MS/s 샘플링 주파수에서 입력 주파수가 수 MHz에서 110 MHz까지 증가할 때 각각 43 dB 및 41 dB로 유지되었고, 입력주파수가 500 MHz 까지 증가할 때는 입력주파수가 110 MHz의 경우에 비해 3 dB 정도만 감소되었다.

• 대한전자공학회논문지SD
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• 제45권1호
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• pp.56-63
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• 2008

본 논문에서는 WCDMA 통신용 송신기에 적용 가능한 12비트 1GS/s 전류구동 방식의 혼합형 DAC를 설계하였다. 제안된 DAC는 혼합형 구조로써 하위 4비트는 이진 가중치 구조, 중간비트와 상위비트는 4비트 온도계 디코더 구조로 12비트를 구성하였다. 제안된 DAC는 혼합형 구조에서 발생되는 지연시간에 따른 성능 저하를 개선하기 위해 지연시간보정 회로를 사용하였다. 지연시간보정 회로는 위상주파수 검출기, 전하펌프, 제어회로로 구성되어 이진 가중치 구조와 온도계 디코더 구조에서 발생하는 지연시간을 감소시킨다. 제안한 DAC는 CMOS $0.18{\mu}m$ 1-poly 6-metal n-well 공정을 사용하여 제작되었고 측정된 INL/DNL은 ${\pm}0.93LS/$ 0.62LSB 이하로 나타났다. 입력 주파수 1MHz에서 SFDR은 약 60dB로 측정되었고 SNDR은 51dB로 측정되었다. 단일 DAC의 전력소모는 46.2mW로 나타났다.

• 한국정보통신학회논문지
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• 제8권7호
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• pp.1442-1447
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• 2004

본 논문에서는 HDD나 LAN 둥에 응용하기 위하여 아날로그 신호와 디지털 신호를 동시에 처리하는 VLSI의 내장용 회로로 사용하기에 적합한 CMOS 6-비트 폴딩-인터폴레이팅 AD 변환기를 설계하였다. 고속 데이터 통신에 사용하기 위하여 VLSI에 내장되는 아날로그 회로는 작은 칩의 크기와 적은 소비전력, 빠른 데이터 처리속도를 필요로 한다. 제안한 폴딩-인터폴레이팅 AD 변환기는 서로 다른 원리로 동작하는 2 개의 폴더를 캐스케이드로 결합하여 전압비교기와 인터폴레이션 저항의 개수를 현저히 줄일 수 있으므로 내장형 AD 변환기의 설계에 많은 장점을 제공한다 설계 공정은 0.25${\mu}m$ double-poly 2 metal n-well CMOS 공정을 사용하였다. 모의실험결과 2.5V 전원전압을 인가하고 500MHz의 샘플링 주파수에서 27mW의 전력을 소비하였으며 INL과 DNL은 각각 $\pm$0.lLSB, $\pm$0.15LSB이고 SNDR은 10MHz 입력신호에서 42dB로 측정되었다.

• 대한전자공학회논문지SD
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• 제49권5호
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• pp.30-36
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• 2012

본 논문은 천이 검출기를 이용하여 아날로그-디지털 변환기(ADC)의 정적 파라미터를 테스트 하는 내장 자체 테스트 방법을 제안한다. 제안하는 방법은 ADC의 정적 테스트에서 가장 널리 사용되는 히스토그램 방법을 대체할 수 있다. 입력되는 테스트 신호는 상향 램프 신호를 사용하며 오프셋, 게인, INL(Integral Non-Linearity), DNL(Differential Non-Linearity)과 같은 정적 파라미터를 테스트 할 수 있다. 제안하는 방법은 실제 테스트 환경에서 랜덤 노이즈에 의해 발생할 수 있는 천이 구간 문제를 해결할 수 있으며, 테스트 스펙으로 주어지는 오차 허용 범위의 다양한 경우에 대해서 효율적으로 테스트를 수행할 수 있다. 실험 결과는 제안하는 방법이 정적 테스트를 올바르게 수행하는 것과, 기존 방법에 비해 하드웨어 오버헤드가 줄어드는 것을 보여준다.

• 대한전자공학회논문지SD
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• 제41권3호
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• pp.83-92
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• 2004

본 논문에서는 새로운 interpolation-2 방식의 비교기 구조를 제안하여 칩 면적과 전력 소모를 줄이며 오류정정 회로를 내장하는 6-비트 70㎒ ADC를 설계하였다. Interpolation 비교기를 적용하지 않은 flash ADC의 경우 2n개의 저항과 2n -1개의 비교기가 사용되며 이는 저항의 수와 비교기의 수에 비례하여 많은 전력과 큰 면적을 필요로 하고 있다. 또한, interpolation-4 비교기를 적용한 flash ADC는 면적은 작으나 단조도, SNR, INL, DNL 특성이 떨어진다는 단점이 있었다. 본 논문에서 설계한 interpolation-2 방식의 ADC는 저항, 비교기, 앰프, 래치, 오류정정 회로, 온도계코드 디텍터와 인코더로 구성되며, 32개의 저항과 31개의 비교기를 사용하였다. 제안된 회로는 0.18㎛ CMOS 공정으로 제작되어 3.3V에서 40mW의 전력소모로 interpolation 비교기를 적용하지 않은 flash ADC에 비해 50% 개선되었으며, 칩 면적도 20% 감소되었다. 또한 노이즈에 강한 오류정정 회로가 사용되어 interpolation-4 비교기를 적용한 flash ADC 에 비해 SNR이 75% 개선된 결과를 얻었다.

• 한국통신학회논문지
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• 제30권2A호
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• pp.114-121
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• 2005

본 논문에서는 고속 동작을 위한 multi SHA(ammple and hold amplifier) 구조의 파이프라인 A/D 변환기 (analog-to-digital converter)를 제안하였다. 제안된 구조는 변환 속도를 높이기 위해, 동일한 SHA를 병렬로 연결하여 multi SHA를 구성하였다. 이를 비중첩 클럭(nonoverlapping clock)에서 동작하도록 하여 셀을 구성하는 SHA의 수와 비례한 빠른 샘플링 속도를 얻을 수 있도록 하였다. 제안된 구조를 적용하여 VDSL(very high-speed digital subscriber line) 모뎀의 아날로그 front-end단의 요구 사항을 만족하는 파이프라인 A/D 변환기를 설계하였다. 설계된 A/D 변환기의 DNL(differential nonlinearity)과 INL(integral nonlinearity)은 각각 $0.52LSB{\sim}-0.50LSB,\;0.80LSB{\sim}-0.76LSB$의 특성을 나타내어 설계 사양을 만족함을 확인하였다. 또한 2048 point에 대한 FFT를 수행한 결과 SNR이 약 66dB로 10.7 비트의 해상도가 얻어짐을 확인하였으며, 전력 소모는 24.32mW로 측정되었다.

• 한국정보통신학회논문지
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• 제8권4호
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• pp.826-832
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• 2004

본 논문에서는 VLSI의 내장 회로로 사용하기에 적합한 CMOS 8 비트 폴딩-인터폴레이팅 AD 변환기를 설계하였다. 폴딩 AD 변환기의 비선형성을 개선하기 위하여 입력신호의 폴딩-인터폴레이팅에 의한 신호처리가 차례로 2 번 반복되는 2 단 구조를 사용하였다. 이 구조에서는 2 번째 폴딩 회로로서 트랜지스터 차동쌍을 이용한다. 2 단 폴딩 ADC는 디지틸 출력을 얻기 위한 전압비교기와 저항의 개수를 현저히 줄일 수 있으므로 칩 면적, 소비전력, 동작속도 둥에서 많은 장점을 제공한다. 설계공정은 0.25$\mu$m double-poly 2 metal n-well CMOS 공정을 사용하였다. 모의실험결과 2.5V 전원 전압을 인가하고 250MHz의 샘플링 주파수에서 45mW의 전력을 소비하였으며 INL과 DNL은 각 각 $\pm$0.2LSB, SNDR은 10MHz 입력신호에서 45dB로 측정되었다.