• 제목/요약/키워드: DCT/IDCT Architecture

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데이터에 의한 구동과 세분화된 비트-슬라이스의 동적제어를 통한 저전력 2-D DCT/IDCT 구조 (A Low-Power 2-D DCT/IDCT Architecture through Dynamic Control of Data Driven and Fine-Grain Partitioned Bit-Slices)

  • 김견수;류대현
    • 한국멀티미디어학회논문지
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    • v.8 no.2
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    • pp.201-210
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    • 2005
  • 본 논문에서는 입력 데이터 특성을 반영하여 전력 효율이 좋은 2차원 DCT/IDCT 구조를 제안한다. 일반적으로 비디오와 영상 데이터 압축에 있어서 제로 또는 작은 값들이 입력 데이터의 많은 부분을 차지하므로 제안 방식에서는 이러한 특성을 이용하여 소모 전력을 줄인다. 특히, 간단한 AND와 비트-슬라이스 매스크(MASK)를 사용하여 곱셈기와 누산기 (accumulator) 내에서 제로를 곱하는 것을 생략하고 요구되는 세분화된 가산기들의 비트-슬라이스를 동적으로 활성화 또는 비 활성화한다. 제안 방식을 1-D DCT/IDCT에 적용하여 얻은 결과에서는 매트릭스 전치에서 전력 절감을 위해 이용되는 불필요한 부호확장비트(SEBs)를 갖고 있지 않음을 보여주고 있다. 비트 레벨 트랜지션 빈도 시뮬레이션(bit-level transition activity simulations)을 통해 기존의 설계에 비해 뚜렷한 전력 절감 효과를 확인하였다.

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High Speed 2D Discrete Cosine Transform Processor

  • Kim, Ji-Eun;Hae Kyung SEONG;Kang Hyeon RHEE
    • 대한전자공학회:학술대회논문집
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    • pp.1823-1826
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    • 2002
  • On modern computer culture, the high quality data is required in multimedia systems. So, the technology of data compression fur data transmission is necessary now. This paper presents the pipeline architecture for the low and column address generator of 2D DCT/IDCT (Discrete Cosine Transform/Inverse Discrete Cosine Transform. In the proposed architecture, the area of hardware is reduced by using the DA (distributed arithmetic) method and applies the concepts of pipeline to the parallel architecture. As a result the designed pipeline of the low and column address generator for 2D DCT/IDCT architecture is implemented with an efficiency and high speed compared with the non-pipeline architecture.

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2D DCT/IDCT의 행, 열 주소생성기를 위한 파이프라인 구조 설계 (Design on Pipeline Architecture for the Low and Column Address Generator of 2D DCT/IDCT)

  • 노진수;박종태;문규성;성해경;이강현
    • 한국멀티미디어학회:학술대회논문집
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    • pp.14-18
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    • 2003
  • This paper presents the pipeline architecture for the low and column address generator of 2D DCT/IDCT(Discrete Cosine Transform/Inverse Discrete Cosine Transform). For the real time process of image data, it is required that high speed operation and small size hardware In the proposed architecture, the area of hardware is reduced by using the DA(distributed arithmetic) method and applying the concepts of pipeline on the parallel architecture. As a results, the designed pipeline of the low and column address generator for 2D DCT/IDCT architecture is implemented with an efficiency and high speed compared as the non-pipeline architecture. And the operation speed is improved about 50% up. The design for the proposed pipeline architecture of DCT/IDCT is coded using VHDL.

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