• 한국통신학회논문지
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• 제22권3호
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• pp.481-492
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• 1997

This paper presents an algorithm for recognizing surface mount device(SMD) IC pattern based on the error back propoagation(EBP) neural network and discrete cosine transform(DCT). In this approach, we chose such parameters as frequency, angle, translation and amplitude for the shape informantion of SMD IC, which are calculated from the coefficient matrix of DCT. These feature parameters are normalized and then used for the input vector of neural network which is capable of adapting the surroundings such as variation of illumination, arrangement of objects and translation. Learning of EBP neural network is carried out until maximum error of the output layer is less then 0.020 and consequently, after the learning of forty thousand times, the maximum error have got to this value. Experimental results show that the rate of recognition is 100% in case of the random pattern taken at a similar circumstance as well as normalized training pattern. It also show that proposed method is not only relatively relatively simple compare with the traditional space domain method in extracting the feature parameter but also able to re recognize the pattern's class, position, and existence.

• 한국정보처리학회논문지
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• 제7권3호
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• pp.1013-1020
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• 2000

In this paper, we propose an algorithm which segments hierarchically blocks of image using discrete cosine transform(DCT) and execute finite-state vector quantization (FSVQ) for each block. Using DCT coefficient feature, image is segmented hierarchically to large smooth block and small edge block, then the block hierarchy informations are transmitted. The codebooks are respectively constructed for each hierarchical blocks, the encoder transmits codeword index using FSVQ for reducing encoded bit with hierarchical segmentation. Compared with side match VQ(SMVQ) and hierarchical FSVQ(HFSVQ) algorithm, about Zelda and Boat image, the new algorithm shows better picture quality with 1.97dB and 2.85 dB difference as to SMVQ, 1.78dB and 1.85dB diffences as to HFSVQ respectively.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2005년도 한국컴퓨터종합학술대회 논문집 Vol.32 No.1 (A)
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• pp.730-732
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• 2005

최근 이미지 압축, 워터마킹 또는 스케일러블 비디오 코딩 분야에서 DCT와 DWT 연산을 선택적으로 사용하거나, 혼합하여 사용하는 경우가 늘어나고 있다. 이러한 두개의 연산을 사용하는 방법은 소프트웨어적인 프로그램을 사용하거나 하드웨어를 따로 구현하여 사용하였다. 본 연구에서는 하나의 모듈로 두개의 연산을 수행할 수 있는 재구성 하드웨어를 제안한다. 또한 DCT와 DWT연산에 있어서, 가장 많은 연산을 수행하는 부분은 계수(Coefficient)값과 입력 값의 내적 연산(Inner Product)을 수행하는 것인데, 이 내적연산을 하는데 있어서 곱셈기를 사용하지 않는 분산연산을 사용함으로써 연산의 복잡도를 줄이고, 하드웨어의 속도를 빠르게 하였다. 실험 환경은 Altera FPGA를 사용한 Excalibur_ARM (EPXA10F1020Cl) 보드를 이용하여 구현하였으며, 동작속도는 47.85MHz이다.

• 한국통신학회논문지
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• 제31권6C호
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• pp.637-644
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• 2006

본 논문에서는 MPEG 오디오 부호화 과정 중 서브밴드 필터뱅크를 구현하기 위해 사용되는 DCT(Discrete Cosine Transform) 과정에 대해 구현 시스템의 구조에 따른 DCT 알고리즘의 구현 결과와 성능 차이를 분석한다. 고속 DCT 알고리즘은 코사인 계수의 내적을 통해 구하는 직접 구현 방법보다 연산량이 현저하게 적은 것으로 알려져 있지만, 피연산자의 어드레스가 불규칙적이고 출력 데이터를 재정렬하는 과정이 필요하기 때문에 규칙성이 결여되며, 재정렬만을 위한 추가적인 연산이 필요한 경우도 있다. 따라서 DSP와 같이 반복적인 연산을 고속으로 수행하기 위해 최적화된 구조의 하드웨어에서는 알고리즘의 규칙성이 높은 직접 구현 방법에 비해 고속 알고리즘이 불리한 측면이 있으며, 더욱이 유효 자리수를 제한하는 경우, 직접 구현 방법에 비해 더 많은 프로세싱 단계를 거쳐야 하므로 누적 오차가 커진다. 본 논문에서는 알고리즘의 규칙성과 각 프로세서의 연산 방법간의 관계와 유효 자리수에 따른 누적 오차를 분석하고 프로세서의 구조에 따른 고속 알고리즘의 선택 기준을 제시하였다.

• 방송공학회논문지
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• 제20권6호
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• pp.862-870
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• 2015

HEVC 표준에서 율-왜곡 최적화(RDO) 과정은 좋은 압축 성능을 보이지만 상대적으로 많은 부호화 시간이 요구된다. RDO 과정의 부호화 시간을 줄이기 위해서 본 논문에서는 변환 계수와 CBF(Coded Block Flag) 이용한 고속 인트라 예측 방법을 제안한다. 제안된 고속 인트라 압축방법은 HM16.0 참조SW의 RMD(Rough Mode Decision)를 통해 나온 인트라 예측모드의 후보 수를 3개로 줄이고 이산 여현 변환(Discrete Cosine Transform) 계수 분포와 비교하여 예측 모드의 수를 한 번 더 줄인다. 이후 RDO를 수행하기 전, 양자화된 DCT 계수값이 모두 0이 되는 후보가 있으면 RDO과정 없이 그 후보를 선택하는 방법이다. 제안된 방법은 HEVC 부호화 보다 비트율이 2.5% 중가했지만 평균 55%의 부호화 속도 향상을 얻는다.

• 대한전자공학회논문지SD
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• 제39권12호
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• pp.1062-1070
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• 2002

본 논문은 가변길이 다중비트 코딩 알고리듬을 제안하고 DCT/IDCT(이산여현변환/역이산여현변환)설계에의 적용 과정을 제시한다 가변길이 다중 비트 코딩은 일반적인 Booth's알고리듬과 같이 중첩에 의한 다중비트 코딩을 가변적인 방법을 사용하여 그 중 2의 멱승이 되는 부분 즉 2k의 SD(Signed Digit)을 생성하는 방법이다. 이렇게 발생된 SD는 곱셈에 있어서 2k의 부분적(Partial Product)을 생성하게 되고 이로 인해 필요한 하드웨어는 단순한 덧셈기와 쉬프트 연산에 필요한 플립플롭만 필요하게 되므로 설계과정에 있어서 칩의 면적과 속도 면에서 효율적인 방법이다. 본 논문에서는 이 알고리듬의 정의 및 증명과정과 실제 알고리듬 적용을 위한 DCT/IDCT의 설계방법을 논의하고 제작한 IDCT의 결과에 대해 논의한다. 설계된 IDCT칩은 병렬 고속 처리를 위한 8개의 PE(Processing Element)와 하나의 전치 메모리를 사용한 방법으로 54MHz에서 400Mpixels/sec의 동작속도를 가지며 HDTV 및 MPEG 디코더에 적용하여 동작을 검증하였다.

• 대한전자공학회논문지SP
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• 제45권1호
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• pp.64-74
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• 2008

H.264/AVC의 엔트로피 부호화 방법 중 하나인 CABAC은 CAVLC 보다 높은 압축율을 보이나 화면 내 예측 시 고비트율에서는 압축 성능이 좋지 않은 것으로 알려져 있다. 따라서 본 논문에서는 고화질의 비디오 응용 분야를 위하여 고비트율에서도 CABAC이 CAVLC에 못지않은 압축 성능을 발휘할 수 있도록 양자화된 DCT 계수를 위한 새로운 이진화 방법을 제안하였다. 제안된 방법은 양자화된 DCT 계수의 통계적 특성을 고려하여 4개로 분할된 DCT 영역과 QP에 독립적인 이진화 방법을 이용하는 것이다. 실험 결과, 제안된 양자화된 DCT 계수를 위한 이진화 방법은 기존의 H.264/AVC의 CABAC과 비교하여 고비트율에서 높은 압축 성능의 향상을 보였으며, CAVLC에 유사한 성능을 나타내었다.

• 대한전자공학회논문지SD
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• 제42권11호
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• pp.49-54
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• 2005

본 논문에서는 최소의 sub-window를 사용하여 정확한 초점 값을 측정할 수 있는 모바일 폰 용 저전력 MDCT 초점 값 연산 방식을 제안하였다. 제안된 알고리즘은 기존의 DCT 연산 계수 중 초점 값의 척도로 사용하기에 특성이 가장 우수하고, 하드웨어로 구현하였을 경우 연산량이 최소가 되는 중간 결과 계수를 초점 값으로 사용한다. 또한 중간 주파수에 연관된 DCT 결과를 초점 값으로 사용하므로 임펄스 성 노이즈의 영향을 줄일 수 있고, 영상의 흐린 정도에 따른 초점 값의 변화가 커서기존의 Gradient 방식보다 초점 값 특성이 우수하다. 제안된 알고리즘은 Verilog HDL언어를 사용하여 구현되었으며, Excalibur-ARM보드에 내장하여 그 성능을 검증하였다.

• 융합신호처리학회 학술대회논문집
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• 한국신호처리시스템학회 2001년도 하계 학술대회 논문집(KISPS SUMMER CONFERENCE 2001
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• pp.213-216
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• 2001

H.263부호기의 화면내 부호화(intraframe coding)를 위한 부가 부호기법인 Annex I는 기존의 JPEG, MPEG-1, -2 부호기들의 화면내 부호방법들과는 달리 부호화하고자 하는 현재 블록의DCT 계수를 기부호화된 블록들의 DCT 계수들을 이용하여 예측부호화 (Differential Pulse Coded Modulation; DPCM)를 행하고, 이를 통한 부호화 이득의 향상을 얻고 있다. 본 논문에서는 이런 H.263 Annex I의 예측기법을 공간영역에서의 물리적인 의미를 유도한다. 이를 통해서 H.263 Annex I의 예측기법의 비효율성을 지적하고, 영상신호의 통계적 특성에 맞게 예측방식을 수정한다. 제안된 DCT 계수 예측 방식과 기존의 H:263 Annex I 방식의 이론적인 예측성능을 평가하고, H.263 부호기에 적용하여 제안방식의 효율성을 검증한다.

• 전자공학회논문지B
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• 제29B권11호
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• pp.93-101
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• 1992

HVS based transform coding techniques for still images take the lowest spatial frequency and luminance contrast sensitivity as the most crucial factors in determining the image quality perceived by human eye. Only the frequency weighting has been main issue. The proposed Weighted Discrete Cosine Transform (WDCT) has the lowest frequency of about 4 [cyc/deg] in 8$\times$8 subblock with the contrast-weighted DC coefficient. The error criteria have been rederived to adapt the contrast weighting for performance evaluation. The proposed scheme has produced higher quality images compared to the unweighted and other schemes.