• 한국위성정보통신학회논문지
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• 제9권2호
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• pp.119-125
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• 2014

본 논문에서 우리는 GNSS 항법 신호 생성 시뮬레이터 개발 연구를 수행하고, DCO(Digitally Clock Oscillator) 누적오차로 인한 의사거리 오차를 보상하기 위한 알고리즘을 구현한 후 시뮬레이션을 통하여 성능을 분석하였다. 일반적으로 신호를 생성하기 위하여 위성과 수신기의 위치 정보를 이용하여 초기의사거리 및 도플러를 계산한다. GNSS 신호생성기는 초기 의사거리를 이용하여 신호를 생성할 시점의 비트정보 및 코드정보를 생성하고 시간에 따라 계산된 도플러 정보를 이용하여 코드 및 반송파 출력주파수를 결정한 후 신호를 생성하게 된다. 이때 코드 및 반송파 출력주파수는 DCO를 이용하게 된다. DCO를 누적하여 샘플마다 코드 정보 및 비트정보를 추출하는데 DCO의 누적오차로 인하여 의사거리의 오차가 발생하게 된다. 의사거리 오차가 발생하면 수신기의 항법해에 영향을 주게 된다. 따라서 본 논문에서는 이러한 DCO 누적오차 성분을 제거하기 위한 DCO 누적오차 보상 알고리즘을 구현하고 실험을 통하여 의사거리 누적오차가 제거되며 항법해가 정밀해지는 것을 확인할 수 있었다.

• 한국정보통신학회논문지
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• 제15권7호
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• pp.1543-1551
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• 2011

기존에 ADPLL(All Digital Phase Locked Loop)에서는 DCO(Digitally Controlled Oscillator)의 해상도를 향상시키기 위해 주로 디더링(dithering) 기법이 사용되었다. 본 논문에서는 디더링 방식에서 발생하는 문제점을 보안하고자 DAC(Digital-to-Analog Converter)를 이용한 DCO의 해상도 확보 방법을 제안하였다. 주파수 컨트롤은 coarse와 fine 바랙터(varactor) bank 그리고 DAC 바랙터에 의해서 이루어지며, coarse와 fine bank는 PMOS 바랙터로, DAC 바랙터는 NMOS 바랙터로 구현하였다. 각 바랙터 bank는 8비트의 디지털 입력으로 컨트롤된다. $0.13{\mu}m$ CMOS 공정을 이용하여 설계된 DCO는 약 2.8GHz~3.5GHz의 주파수 범위에서 발진하며 660MHz의 대역폭을 갖는다. DCO의 출력 주파수를 측정한 결과 해상도는 2.8GHz대역에서 73Hz이다. 설계된 DCO는 1M 옵셋(offset)에서 -119dBc/Hz의 위상 잡음 특성을 보이며, 1.2V 전원에서 4.2mA의 전류를 소모한다. 칩 면적은 PAD를 포함하여 $1.3mm{\times}1.3mm$이다.

• 한국컴퓨터정보학회논문지
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• 제5권3호
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• pp.106-111
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• 2000

본 논문에서는 기존의 주파수 합성기 구현 방법인 DS, DDS, PLL방식을 조합시킴으로써 여러 가지 성능(전환시간, 안정성. 분해능)을 향상시킬 수 있는 주파수 합성기의 DCO 제어기를 설계하였는데, 이 DCO controller는 병렬처리 기법 및 신경망에서 사용하는 기법인 패턴매칭 기법을 사용하였다. 본 논문에서 설계된 DCO controller는 이동통신의 hand-off시와 같은 빠르고 정확한 동기를 요구하는 시스템에 유용하게 사용될 것이다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2011년도 추계학술발표대회
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• pp.850-853
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• 2011

HPA(Host Protected Area) 영역과 DCO(Device Configuration Overlay) 영역은 사용자가 일반적으로 접근할 수 없는 영역이며 이 위치에 데이터를 저장하거나 은닉할 수 있다. HPA/DCO 영역은 저장 장치와의 통신을 위해 만들어진 규약인 ATA-4와 ATA-6에서 제시되었다. 디지털 포렌식 조사시 HPA/DCO 영역을 고려하지 않은 디스크 이미징 및 데이터 추출 방법은 해당 영역에 숨겨진 유용한 정보를 획득할 수 없다. 따라서 디지털 포렌식 관점에서 HPA/DCO 영역은 중요한 의미를 가지고 있으며, 해당 영역에 존재하는 데이터를 인식하여 획득하는 절차를 통해 디스크 이미징 또는 데이터 추출이 이루어져야 한다. 본 논문은 HPA/DCO 영역에 관한 기존 연구를 활용하여 포렌식 조사에서 해당 영역을 확인하고 접근할 수 있는 방법을 제시하며, HPA/DCO 영역에 저장되어 있는 데이터를 획득하여 디지털 포렌식 조사시 활용할 수 있도록 한다.

• 한국멀티미디어학회논문지
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• 제14권5호
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• pp.614-621
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• 2011

본 논문은 Mobile-DTV 응용을 위한 광대역 DCO(Digitally Controlled Oscillator)의 설계에 대해 다룬다. DCO는 발전 주파수를 생성하는 회로로 ADPLL(All-digital Phase-locked Loop)의 핵심 블록이다. 본 논문에서는 광대역 DCO 설계를 위해 기존의 Fixed delay chain을 변형한 binary delay chain(BDC) 구조를 제안하였다. 제안된 구조는 $2^i$ 형태로 $0{\leq}i{\leq}n-1$ 범위의 서로 다른 지연시간을 갖는 여러개의 지연셀의 조합을 통해 발진 주파수를 생성한다. BDC 형태는 응용에 맞는 지연셀의 조합과 해상도를 선택할 수 있기 때문에 지연셀의 최적화가 가능하다. 제안된 DCO는 1.8V chartered $0.18{\mu}m$ CMOS 공정을 이용하여 Cadence사의 Spectre RF 툴에서 검증되었다. 실험결과 77MHz~2.07GHz의 주파수 대역파 3ps의 해상도를 나타내었다. 위상잡음은 Mobile-DTV 표준의 최대 주파수인 1675MHz에서 -101dBc/Hz@1MHz를 나타내었고 전력소모는 5.87mW를 나타내었다. 이는 ATSC-M/H, DVB-H, ISDB-T, T-DMB 등 Mobile-DTV의 표준을 만족한다.

• 전기전자학회논문지
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• 제15권1호
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• pp.29-36
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• 2011

기존에 ADPLL(All Digital Phase Locked Loop)에서는 DCO(Digitally Controlled Oscillator)의 해상도를 향상시키기 위해 주로 dithering 기법이 사용되었다. 본 논문에서는 dithering 방식에서 발생하는 문제점을 보안하고자 DAC를 이용한 DCO의 해상도 확보 방법을 제안하였다. $0.13{\mu}m$ CMOS 공정을 이용하여 고해상도의 2.4GHz LC DCO를 무선 로컬 네트워크 통신에 적용 가능하도록 설계하였다. 설계된 DCO는 900MHz의 주파수 튜닝 범위를 가지고 발진하며 58.8Hz의 해상도를 보여준다. 주파수 컨트롤은 coarse, fine, DAC 배랙터 bank에 의해서 이루어지며, coarse와 fine bank는 PMOS 배랙터로, DAC bank는 NMOS 배랙터로 구성되었다. 각 배랙터 bank는 8비트의 디지털 입력으로 컨트롤된다. 설계된 DCO의 위상잡음은 1MHz 옵셋에서 -123.8dBc/Hz이다. 설계된 DCO는 공급전압 1.2V에서 4.2mA의 전류를 소모한다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권3호
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• pp.198-206
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• 2013

This paper presents a wide band, fine-resolution digitally controlled oscillator (DCO) with an on-chip 3-D solenoid inductor using the 0.13 ${\mu}m$ digital CMOS process. The on-chip solenoid inductor is vertically constructed by using Metal and Via layers with a horizontal scalability. Compared to a spiral inductor, it has the advantage of occupying a small area and this is due to its 3-D structure. To control the frequency of the DCO, active capacitor and active inductor are tuned digitally. To cover the wide tuning range, a three-step coarse tuning scheme is used. In addition, the DCO gain needs to be calibrated digitally to compensate for gain variations. The DCO with solenoid inductor is fabricated in 0.13 ${\mu}m$ process and the die area of the solenoid inductor is 0.013 $mm^2$. The DCO tuning range is about 54 % at 4.1 GHz, and the power consumption is 6.6 mW from a 1.2 V supply voltage. An effective frequency resolution is 0.14 kHz. The measured phase noise of the DCO output at 5.195 GHz is -110.61 dBc/Hz at 1 MHz offset.

• ETRI Journal
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• 제33권2호
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• pp.201-209
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• 2011

This paper presents a wide-band fine-resolution digitally controlled oscillator (DCO) with an active inductor using an automatic three-step coarse and gain tuning loop. To control the frequency of the DCO, the transconductance of the active inductor is tuned digitally. To cover the wide tuning range, a three-step coarse tuning scheme is used. In addition, the DCO gain needs to be calibrated digitally to compensate for gain variations. The DCO tuning range is 58% at 2.4 GHz, and the power consumption is 6.6 mW from a 1.2 V supply voltage. An effective frequency resolution is 0.14 kHz. The phase noise of the DCO output at 2.4 GHz is -120.67 dBc/Hz at 1 MHz offset.

• 전기전자학회논문지
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• 제27권4호
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• pp.573-578
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• 2023

본 논문에서는 고성능 디지털 위상 고정 루프(DPLL)에 적용 가능한 새로운 잠금 기법을 소개한다. 이 연구는 LC 기반 디지털 제어 발진기(DCO)에서 발생하는 양자화 오류를 줄이기 위해 추가 서모미터 코드를 사용한다. 본 방식은 전체 DCO 코드를 서모미터 방식으로 구현하지 않음에도 불구하고 높은 선형성을 통해 양자화 오류를 감소시킨다. 초기 잠금 단계에서 바이너리 코드를 사용하고, 잠금이 완료되면 서모미터 코드로 전환하여 높은 주파수 대비 선형성과 낮은 지터 특성을 달성한다. 이 접근법은 낮은 DCO 이득(Kdco) 값을 요구하는 응용에서 서모미터 코드만을 사용하는 기존 방식과 비교하여 스위치의 수를 현저히 줄이고 발진기의 면적을 최소화한다. 또한, 지터 특성은 서모미터 코드만을 사용하는 방식과 동일한 수준을 유지한다. SystemVerilog 및 Verilog HDL을 사용한 모델링과 RTL 수준에서의 설계를 통해 이 기법의 효과가 입증되었다.

• ETRI Journal
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• 제33권3호
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• pp.366-373
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• 2011

In this paper, we propose a low-power all-digital phase-locked loop (ADPLL) with a wide input range and a high resolution time-to-digital converter (TDC). The resolution of the proposed TDC is improved by using a phase-interpolator and the time amplifier. The phase noise of the proposed ADPLL is improved by using a fine resolution digitally controlled oscillator (DCO) with an active inductor. In order to control the frequency of the DCO, the transconductance of the active inductor is tuned digitally. The die area of the ADPLL is 0.8 $mm^2$ using 0.13 ${\mu}m$ CMOS technology. The frequency resolution of the TDC is 1 ps. The DCO tuning range is 58% at 2.4 GHz and the effective DCO frequency resolution is 0.14 kHz. The phase noise of the ADPLL output at 2.4 GHz is -120.5 dBc/Hz with a 1 MHz offset. The total power consumption of the ADPLL is 12 mW from a 1.2 V supply voltage.