• 한국항해항만학회지
• /
• 제27권1호
• /
• pp.81-86
• /
• 2003

본 논문은 초고주파 전력증폭기용 LDMOS(Lateral double-diffused MOS) MRF-21060소자의 게이트 바이어스 전압을 조절하여 온도 변화에 따른 드레인(Drain) 전류의 변화를 억제하기 위한 PNP 트랜지스터를 사용하여 능도 바이어스 회로 구현하였다. MRF-21060을 구동하기 위한 방법으로서는 AH1과 평형증폭기인 A11을 사용하여 구동 증폭단을 설계.제작하였다. 제작된 5W 초고주파 전력증폭기는 0~$60^{\circ}C$까지의 온도변화에 대하여 소모전류 변화량이 수동 바이어스 회로에서 0.5A로 높은 반면, 능동 바이어스 회로에서는 0.1A이하의 우수한 특성을 얻었다. 전력증폭기는 2.11~2.17GHz주파수 대역에서 32dB 이상의 이득과 $\pm$0.09dB이하의 이득 평탄도가 나타났으며, -19dB이하의 입.출력 반사손실을 가진다.

• 대한전자공학회논문지SD
• /
• 제49권8호
• /
• pp.22-26
• /
• 2012

본 논문에서는 0.18um CMOS(1P4M) 공정을 이용하여 HDMI용 액티브 광케이블에 적합한 채널당 2.5-Gb/s의 동작 속도를 갖는 광 수신기를 구현하였다. 광 수신기는 차동 증폭구조를 가지는 트랜스임피던스 증폭기, 5개의 증폭단을 갖는 리미팅 증폭기, 출력 버퍼단으로 구성된다. 트랜스임피던스 증폭기는 피드백 저항을 가진 인버터 입력구조로 구현함으로써 낮은 잡음지수와 작은 전력소모를 갖도록 설계하였다. 연이은 차동구조 증폭기 및 출력 버퍼단을 통해 전체 전압이득을 증가하였고, 리미팅 증폭단과의 연동을 용이하게 했다. 리미팅 증폭기는 다섯 단의 증폭단과 출력 버퍼단, 옵셋 제거 회로단으로 이루어져 있다. 시뮬레이션 결과, 제안한 광 수신기는 $91dB{\Omega}$ 트랜스임피던스 이득, 1.55 GHz 대역폭(입력단 0.32 pF의 포토다이오드 커패시턴스 포함), 16 pA/sqrt(Hz) 평균 잡음 전류 스펙트럼 밀도, 및 -21.6 dBm 민감도 ($10^{-12}$ BER)를 갖는다. 또한, DC 시뮬레이션 결과, 1.8-V의 전원전압에서 총 40 mW의 전력을 소모한다. 제작한 칩은 패드를 포함하여 $1.35{\times}2.46mm^2$의 면적을 갖는다. optical eye-diagram 측정 결과, 2.5-Gb/s 동작속도에서 크고 깨끗한 eye-diagram을 보인다.

• Journal of electromagnetic engineering and science
• /
• 제16권4호
• /
• pp.199-205
• /
• 2016

We present a novel schematic using a 3-dB coupler to transmit radiofrequency (RF) power to two receivers selectively. Whereas previous multiple receiver supporting schemes used hardware-switched methods, our scheme uses a soft power-allocating method, which has the advantage of variable power allocation in real time to each receiver. Using our scheme, we can split the charging area and focus the RF power on the targeted areas. We present our soft power-allocating method in three main points. First, we propose a new power distribution hardware structure using a FPGA (field-programmable gate array) and a 3-dB coupler. It can reconfigure the transmitting power to two receivers selectively using accurate FPGA-controlled signals with the aid of software. Second, we propose a power control method in our platform. We can variably control the total power of transmitter using the DC bias of the drain input of the amplifier. Third, we provide the possibility of expansion in multiple systems by extending these two wireless power transfer systems. We believe that this method is a new approach to controlling power amplifier output softly to support multiple receivers.

• 대한전자공학회논문지SD
• /
• 제40권9호
• /
• pp.714-723
• /
• 2003

아날로그 IC의 signal swing을 증가시키고 노이즈를 감소시키는 효율적이고 기본적인 방법은 fully-differential 회로를 이용하는 것이다. 하지만 differential-mode 신호처리에 영향을 미치는 common-mode 출력 레벨을 안정되도록 하기 위해서는 common-mode feedback (CMFB)회로가 사용되어야 한다. 본 논문에서는 CMFB 구성과 출력 레벨을 안정되도록 하기 위해 사용되는 에러증폭기 회로들의 설계 방법을 기술하고, 트랜지스터들로만 구성된 효율적인 저 증폭도 에러증폭기론 제안한다. 제안된 에러증폭기는 phase margin 증가 및 differential-mode 입력 신호의 swing 폭을 증가시킨다.

• 한국전자파학회논문지
• /
• 제28권10호
• /
• pp.832-835
• /
• 2017

본 논문은 고속 무선 데이터 통신을 위한 V-band 차동 저잡음 증폭기를 65-nm CMOS 공정을 이용하여 설계한 결과를 제시한다. 설계한 저잡음 증폭기는 3단 공통소스 구조이며, MOS 커패시터를 이용한 커패시턴스 중화 기법을 적용하였고, 트랜스포머를 이용하여 각 단의 임피던스 정합을 구현하였다. 제작한 저잡음 증폭기는 63 GHz에서 최대 이득 23 dB을 보이며, 3 dB 대역폭은 6 GHz이다. 제작한 칩의 크기는 패드를 포함하여 $0.3mm^2$이며, 1.2 V 공급 전원에서 32 mW의 전력을 소비한다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제14권4호
• /
• pp.443-450
• /
• 2014

This paper presents a 20-Gb/s optical receiver circuit fabricated with standard 65-nm CMOS technology. Our receiver circuits are designed with consideration for parasitic inductance and capacitance due to bonding wires connecting the photodetector and the circuit realized separately. Such parasitic inductance and capacitance usually disturb the high-speed performance but, with careful circuit design, we achieve optimized wide and flat response. The receiver circuit is composed of a transimpedance amplifier (TIA) with a DC-balancing buffer, a post amplifier (PA), and an output buffer. The TIA is designed in the shunt-feedback configuration with inductive peaking. The PA is composed of a 6-stage differential amplifier having interleaved active feedback. The receiver circuit is mounted on a FR4 PCB and wire-bonded to an equivalent circuit that emulates a photodetector. The measured transimpedance gain and 3-dB bandwidth of our optical receiver circuit is 84 $dB{\Omega}$ and 12 GHz, respectively. 20-Gb/s $2^{31}-1$ electrical pseudo-random bit sequence data are successfully received with the bit-error rate less than $10^{-12}$. The receiver circuit has chip area of $0.5mm{\times}0.44mm$ and it consumes excluding the output buffer 84 mW with 1.2-V supply voltage.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2000년도 하계학술대회 논문집 D
• /
• pp.3124-3126
• /
• 2000

The application of IR(Infrared) communication is very wide and IR receiver has become a standard of home entertainment. A preamplifier with single 5V supply was designed for IR receiver IC. To operate at long distance, receiver IC should have high gain and low noise characteristic. To provide constant output signal magnitude, independent of transciever distance, gain limiting stage is needed. And to cut-off DC noise component effectively, large resistance and capacitance are required. Transimpedance type preamplifier, and diode limiting amplifier, and current limiting amplifier were designed. It is another function of current limiting amplifier that transforms single input signal to differential output signal. Using AMS BiCMOS model, both BJT version and MOS version was designed. Total power consumption is O.lmW, and IC size is $0.3mm^2$

• Journal of the Optical Society of Korea
• /
• 제17권1호
• /
• pp.44-49
• /
• 2013

A transimpedance amplifier (TIA)-optical receiver (Rx) using two intersecting active feedback system with regulated-cascode (RGC) input stage has been designed and implemented for optical interconnects. The optical TIA-Rx chip is designed in a 0.13 ${\mu}m$ CMOS technology and works up to 10 Gbps data rate. The TIA-Rx chip core occupies an area of 0.051 $mm^2$ with power consumption of 16.9 mW at 1.3 V. The measured input-referred noise of optical TIA-Rx is 20 pA/${\surd}$Hz with a 3-dB bandwidth of 6.9 GHz. The proposed TIA-Rx achieved a high gain-bandwidth product per DC power figure of merit of 408 $GHz{\Omega}/mW$.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제11권3호
• /
• pp.198-206
• /
• 2011

This paper presents a new programmable compensation circuit (PCC) for a System-on-Chip (SoC). The PCC is integrated with $0.18-{\mu}m$ BiCMOS SiGe technology. It consists of RF Design-for-Testability (DFT) circuit, Resistor Array Bank (RAB) and digital signal processor (DSP). To verify performance of the PCC we built a 5-GHz low noise amplifier (LNA) with an on-chip RAB using the same technology. Proposed circuit helps it to provide DC output voltages, hence, making the RF system chain automatic. It automatically adjusts performance of an LNA with the processor in the SoC when it goes out of the normal range of operation. The PCC also compensates abnormal operation due to the unusual PVT (Process, Voltage and Thermal) variations in RF circuits.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제12권3호
• /
• pp.313-319
• /
• 2012

The power supply rejection (PSR) of low drop-out (LDO) voltage regulator is improved by employing an error amplifier (EA) which is configured so the power supply noise be cancelled at the output. The LDO regulator is implemented in a 0.13-${\mu}m$ standard CMOS technology. The external supply voltage level is 1.2-V and the output is 1.0-V while the load current can range from 0-mA to 50-mA. The power supply rejection is 46-dB, 49-dB, and 38-dB at DC, 2-MHz, and 10-MHz, respectively. The quiescent current consumption is 65-${\mu}A$.