본 논문에서는 WCDMA단말기 직접변환 수신기에서 DC 오프셋 발생원인과 DC 오프셋에 의한 시스템 성능열화에 대해 언급하고, QPSK(Quadrature Phase Shift Keying)변조 방식에서 DC오프셋 값에 의한 성능 열화를 시뮬레이션을 통해 확률 오류에 대한 $E_{b}/N_{o}$ 값으로 나타내었다. DC 오프셋 제어 회로를 추가한 단말기 직접변환 RF 트랜시버 보드를 구현하여 WCDMA(Wideband Code Division Multiple Access) 테스트 베드를 구축하고, DC 오프셋 변화량에 따른 복조기 수신 성능을 $E_{c}/I_{o}$ 값을 이용하여 평가 및 분석하였다. 분석 및 시스템 시험 결과를 통해 시스템 성능열화 방지를 위한 DC 오프셋 관련 최소 성능 요구규격을 제시하였다.
H.264/AVC 동영상 압축 표준 기술은 인터/인트라 예측에 의한 잔여 영상을 주파수 변환하고 양자화하여 엔트로피 부호화한다. 이 논문에서는 인터 예측에 의한 잔여 영상을 주변 영상 블록의 영상 정보를 사용하는 기존의 방법을 향상시킨 DC 오프셋 보정 방법에 의해 잔여 영상의 정보량을 감소하는 것에 의해 압축 성능을 향상시키는 기술을 제안한다. DC 오프셋에 관련한 오버헤드 정보는 비트스트림에 포함하지 않고 인코더와 디코더가 같은 방법의 DC 오프셋을 수행한다. 실험결과는 H.264/AVC에 비해서는 BD-Rate으로 평균 0.25% 좋아지지만 기존의 DC 오프셋 방법과 비교해서는 영상 시퀀스에 따라 성능이 향상 혹은 저하되는 것을 보여 준다. 평균적으로는 0.09%의 압축 성능이 저하된다. 이 논문의 실험결과를 통해 기존의 DC 오프셋 방법과 제안하는 방법을 슬라이스 단위, 매크로블록 단위 등의 부호화단위에 따라 적응적으로 적용하는 방법에 의한 압축율 향상에 대한 가능성을 확인하였다.
본 논문은 멀티레벨을 가지는 홀로그래픽 저장 장치에서 EM (Expectation-maximization) 알고리즘을 이용한 적응 문턱전압검출기를 제안한다. 멀티레벨을 이용한 홀로그래픽 저장 장치의 경우 DC 오프셋의 정도에 따라 비적응 문턱전압검출기의 성능에 매우 심각한 영향을 미친다. EM 방법은 채널을 통과한 데이터를 이용해 Expectation step과 maximization step을 반복하면서 평균과 분산을 추정하는 방법이다. DC 오프셋이 있는 상황에서 제안된 방법을 적용하여 문턱값을 찾아내서 검출한 결과 일정한 한도 내의 DC 오프셋의 경우는 DC 오프셋이 없는 경우와 동일한 성능을 보였다.
본 논문에서는 넓은 영전압 스위칭 범위와 작은 DC 오프셋 전류를 가지는 비대칭 하프-브릿지 컨버터를 제안한다. 기존의 비대칭 하프-브릿지 컨버터는 설계 시 홀드업 시간 만족을 위하여 정상 상태에서 극심한 비대칭 동작을 하게 된다. 이는 변압기의 큰 DC 오프셋 전류, 비대칭 전류 스트레스 등의 문제를 야기하며 이로 인하여 전반적인 변환 효율이 감소하게 된다. 이러한 문제점들을 해결하기 위하여, 제안하는 컨버터는 정상 상태에서 비대칭 동작을 최소화하고 낮은 입력전압에서 추가 스위치를 동작시킴으로써 커뮤테이션 구간을 줄여 전압이득을 높인다. 또한 추가 인덕턴스를 사용하여 영전압 스위칭 에너지를 키우고 추가 스위치의 내부 바디 다이오드를 이용하여 2차측 정류단의 전압 스트레스를 줄인다. 이를 통하여 높은 효율을 가지면서 작은 DC 오프셋 전류를 가지는 비대칭 하프-브릿지 컨버터를 제안하였으며, 500W의 프로토타입 컨버터를 제작하고 실험을 통해 이를 검증하였다.
본 논문에서는 five-port 접합을 이용한 RF 수신기를 위한 새로운 동시 DC 오프셋 제거와 I/Q 신호 재생 알고리즘을 제안한다. 제안한 방법에서는 단일주파수 CW 신호를 사용하는데, 제안한 방법이 반송파 위상 오프셋에 상관없이 사용할 수 있도록 한다. 또한 제안한 방법은 추가적인 DC 오프셋 제거 기능이 필요 없고, I/Q 재생 파라미터 추정시간을 크게 줄인다. 제안한 방법에서는 변조방식에 상관이 없는 단일주파수 CW 신호를 사용하므로, five-port 접합을 이용한 RF 수신기가 위상편이변조 (PSK) 뿐 만 아니라, 연속위상변조 (CPM)와 직교주파수다중분할 (OFDM)에도 사용될 수 있다.
본 논문에서는 직류 오프셋 (DC-offset) 제거 기능을 가진 저 전력 자동 이득 조절 증폭기 (PGA, Programmable Gain Amplifier)를 제안한다. 이러한 회로는 직류 오프셋 문제점을 해결하기 위해 기존의 gm-boosting 증폭기를 변형한 디지털 이득 제어 방식으로 설계되어 있기 때문에 우수한 선형성을 가진다. 또한 특수 목적에 맞도록 그 이득을 6dB에서 60dB까지 7단계로 조절 가능하며, 밀러효과를 이용한 AC-coupling 방식으로 큰 값의 유동적인 커패시터와 저항을 구현하여 직류 오프셋을 제거한다. 제안한 PGA는 기존 회로에 비해 0.2dB 보다 작은 이득오차와 0.47mW의 낮은 소비전력 특성을 보였다.
기존 6스위치 3상 인버터(SSTPI)의 한 상을 스위치 대신 커패시터로 대체한 4스위치 3상 인버터(FSTPI)에서 양 커패시터 전압의 불평형에 의한 출력전압의 오차를 보상하는 것은 FSTPI의 성능을 결정하는 중요한 요소이다. 본 논문에서는 DC 오프셋 전류 주입에 의하여 FSTPI의 커패시터 전압 불평형을 보상하는 새로운 방법과 FSTPI에 적용할 수 있는 간략화된 SVPWM 방법을 제안한다. 제안된 방법은 컴퓨터 시뮬레이션을 통해 타당성을 검증하였다.
RF 플라즈마의 경우 일반적인 싱글 랑뮤어 프루브를 사용하여 I-V 파형을 구하는 경우에, 우리는 시평균한 값만을 구할 수 있다. 일반적인 플라즈마 반응 챔버의 구조상, 양 전극의 크기가 다르기 때문에, 시간에 따라 진동하는 플라즈마 포텐셜의 형태는 정확한 사인파의 형태가 아니다. 그렇기 때문에 플라즈마 포텐셜에 따라서 진동하는 데이터를 시평균한 값에는 DC 오프셋 성분이 나타난다. 이러한 DC 오프셋값은 랑뮤어 프루브를 통한 플라즈마 포텐셜 측정시에 오차로 나타난다. 우리는 DC 오프셋에 의한 에러값을 보정하기 위해 멀티 프루브를 사용할 수 있다. 가장 흔하게 쓰이는 듀얼 랑뮤어 프루브의 경우를 살펴보면, 내부의 전원이 플로팅되어 있으며 전압인가를 위한 회로 또한 접지에서 절연되어 있기 때문에, 플라즈마 포텐셜이 시간에 따라 흔들려도 전체적인 전위가 플라즈마 포텐셜과 함께 움직이기 때문에, 앞에서 말한 DC 오프셋에 의한 오차를 줄일 수있다는 장점이 있다. 그러나, 이를 위하여는 회로의 절대적인 플로팅이 필요하지만 실제 듀얼 랑뮤어 프루브의 전원 회로를 구현시에는, 트랜스포머 등을 사용하여 회로를 절연시켜도 회로에 기생적으로 발생하는 콘덴서 성분 때문에 플로팅에 영향을 받을 수 있다. 또한 양극과 음극 사이의 내부 임피던스가 다르게 나타난다. 실제로 기존의 듀얼 랑뮤어를 가지고 RF 플라즈마를 측정할 때에, 듀얼 랑뮤어 프루브의 두 팁 간에 서로 다른 전압-전류 파형이 나타나곤 한다. 이러한 두 팁간의 전압-전류 파형의 차이는 두 팁이 물리적으로 완전히 동일한 구조를 가질 수 없기 때문에 발생 하기도 하지만, 위에서 밝힌 원인에 의해서도 발생한다. 이로 인하여 듀얼 랑뮤어 프루브에 의한 I-V 파형은 이론 상 원점을 대칭으로 한 기함수의 형태이어야 하는데, 실제 측정 결과를 보면 이러한 대칭 형태의 모양을 보기 힘들다. 우리는 이에 이를 보정하기 위하여 위상이 180도 차이가 나는 두 개의 삼각파 발생 전원을 각각 듀얼 랑뮤어 프루브의 양 팁에 인가하여 두 팁 간의 내부 저항과 기생 임피던스 등을 일치시킨 프루브를 디자인하였으며 이 프루브를 이용한 실험에서, 비교적 완벽하게 원점에 대하여 대칭하는 I-V 커브를 구할 수 있었다. 이에 이 논문에서는 새로운 회로와 이 회로로 이루어진 듀얼 랑뮤어 프루브를 사용하여 플라즈마를 진단하는 방법에 대하여 기술한다.
본 논문에서는 낮은 전압 이득 특성을 갖는 증폭기를 이용한 12비트 10MS/s 파이프라인 ADC를 제안한다. 증폭기의 낮은 전압 이득 특성에 의한 MDAC의 잔류 전압 이득 오차를 보상하기 위해 기준 전압 스케일링 기법을 적용한 파이프라인 ADC 구조를 제안하였다. 증폭기 오프셋에 의한 제안하는 ADC의 성능 저하를 개선하기 위해 첫 단 MDAC에 오프셋 조정이 가능한 증폭기를 사용하였으며, 낮은 증폭기 전압 이득으로 인해 발생하는 메모리 효과를 최소화하기 위해 추가적인 리셋 스위치를 MDAC에 적용하였다. 한편, 45dB 수준의 낮은 전압 이득을 갖는 증폭기를 기반으로 구성된 시제품 ADC는 $0.35{\mu}m$ CMOS 공정으로 제작되었으며, 측정된 최대 DNL 및 INL은 각각 0.7LSB 및 3.1LSB 수준을 보인다. 또한 2.4V의 전원 전압과 10MS/s의 동작 속도에서 최대 SNDR 및 SFDR이 각각 62dB와 72dB이며, 19mW의 전력을 소모한다.
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[게시일 2004년 10월 1일]
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