• 대한전자공학회논문지SD
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• 제44권4호
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• pp.86-90
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• 2007

본 논문에서는 DC-DC 변환기에서 효율적으로 sensing 할 수 있는 센서 scheme을 제안하였다. DC-DC 변환기의 최종 출력전압을 되먹임하여 센서의 입력단에서 전류로 변환되며, 센서에 내장된 기준전류와의 전류비교를 통하여 목표전압에 도달했는지의 여부를 감지한다. 이때의 감지동작은 전류 push-pull 동작을 통해 전류 비교 방식을 수행한다. 센서에 내장된 기준전류도 고정된 기준전압을 변환함으로써 구현된다. 본 scheme의 특징은 전압을 전류로 변환하는 데 있어서의 파라미터가 코어 트랜지스터의 (W/L)의 비로써 결정되므로 비교적 정밀하고 기존의 전압 모드 방식과 비교했을 때, 전력소모 측면이나 칩 사이즈측면에서 효율적으로 구현되는 데에 있다. 본 논문에서는 입력 배터리 공급전압 2.2V${\sim}$3.6V에 대해 5V를 출력하는 DC-DC 변환기에 제안하는 센서를 적용하여 0.35um CMOS 공정으로써 구현하고 그 유용성을 확인하였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2005년도 전력전자학술대회 논문집
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• pp.269-271
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• 2005

본 논문은 입력 필터 상호 작용 (Interacton)의 일반적인 해석 방법으로 입력 필터단이 연결된 전류 제어 DC-DC 변환기의 동특성을 해석한다. 또한 입력 필터단의 강한 영향을 받는 상태의 전류 제어 강압형 변환기의 새로운 소신호 해석 결과를 제시한다. 이론적 해석은 컴퓨터 시뮬레이션 결과 및 제작된 실험용 PWM DC-DC 변환기로 검증하였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2005년도 전력전자학술대회 논문집
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• pp.272-274
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• 2005

본 논문은 PWM DC-DC 변환기의 입력 임피던스를 Middlebrook의 EET (Extra Element Theorem)를 사용하여 해석할 수 있는 방법을 제시하고, 이를 이용하여 실제로 전압 제어, 전류 제어 승압형 변환기에 대한 입력 임피던스를 해석하였다. 유도된 수식은 간략화, 근사화를 통하여 보드 선도 (Bode plot)화 하였고, 입력 임피던스 특성 및 전류 루프, 피드백/피드포워드 루프, 전압루프의 영향을 해석하였다. 또한 이론적 해석은 컴퓨터시뮬레이션 결과 및 실제 제작된 PWM DC-DC 변환기의 실험 결과로 비교, 검증하였다.

• 한국정보통신학회논문지
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• 제20권9호
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• pp.1755-1762
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• 2016

본 논문에서는 입력전압 범위가 향상된 저면적 이중출력 스위치드 커패시터 DC-DC 변환기를 제안하였다. 기존의 스위치드 커패시터는 면적이 작고 저렴하지만, 효율적인 전압변환을 하는 입력전압의 범위가 좁고 다중출력의 경우 면적이 커지고 전력효율이 낮아진다. 제안된 스위치드 커패시터 DC-DC 변환기는 입력전압에 따라 커패시터 어레이 구조를 변경하여 최적의 효율을 갖는 입력 범위를 증가시켰다. 그리고 두 개의 스위치 어레이를 공유함으로써 스위치와 커패시터 수를 32개에서 25개로 줄였다. 제안된 변환기는 $0.18{\mu}m$ CMOS 공정에서 제작하였다. 시뮬레이션 결과 입력전압 범위는 0.7~1.8V이고, 최대 전력 효율은 90%이며, 칩의 면적은 $0.255mm^2$이다.

• 전기전자학회논문지
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• 제24권3호
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• pp.853-858
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• 2020

본 논문은 통신기기에서 유입 되는 RF 노이즈에 대해 내성을 가진 OLED용 2-채널 DC-DC 변환기를 제안한다. RF 신호 내성을 위해, 입력전압 변동만큼 감쇠시키는 입력전압 변동감쇠 회로가 내장된다. 양의 전압 V_POS를 출력하는 부스트 변환기는 SPWM-PWM 듀얼모드로 동작하고, 데드 타임을 제어함으로써 전력 효율을 제고한다. V_NEG를 출력하는 인버팅 차지펌프는 2-상 출력 구조로 VCO를 이용한 PFM으로 동작해 작은 리플을 갖도록 설계된다. 0.18 ㎛ BCDMOS 공정으로 시뮬레이션 한 결과, 부스트 변환기 출력전압의 오버슈트와 언더슈트는 10 mV에서 각각 2 mV, 5 mV로 감소하였다. 또한, 2-채널 DC-DC 변환기의 전력효율은 39%~93%을 가졌고, 데드 타임 제어기를 적용한 부스트 변환기의 효율은 종전보다 최대 3% 증가하였다.

• 대한전자공학회논문지SD
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• 제44권2호
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• pp.95-103
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• 2007

동적 전압 조절(Dynamic voltage scaling, DVS) 기법은 가장 효과적이면서 가장 잘 알려진 전력 관리 기법 중 하나이다. DVS가 효율적인 여유 시간(Slack time) 분배 방법, 전압 할당 방법 등 다양한 방면에서 연구되었지만, 전압 변경 가능 프로세서 이외의 장치들에 대한 영향은 제대로 연구되지 못했다. DC-DC 변환기는 오늘날 대부분의 내장형 시스템에서 내부 장치들을 위한 다양한 값의 공급 전압 생성 및 전압 안정화 기능을 제공하는 중요한 역할을 하고 있으며, 특히 공급 전압의 계속적인 변경이 필요한 DVS를 적용하기 위해서는 필수적인 구성 요소이다. 이 논문에서는 DC-DC 변환기의 전력 소모를 포함한 시스템의 에너지 소모에 대해 분석하고 이를 바탕으로 DC-DC 변환기를 포함하는 시스템 또는 이와 유사한 형태의 에너지 소모 특성을 가지는 시스템에서 에너지 소모를 최소화하는 새로운 에너지 최적 오프라인 DVS 스케줄링 알고리즘을 제안하고, 실험 결과를 통해 제안된 알고리즘이 어떤 종류의 설정에서도 기존의 DVS 알고리즘보다 더 적은 에너지 소모의 스케줄을 생성함을 보여준다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 추계학술대회
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• pp.285-288
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• 2012

기존의 DC-DC Boost 변환기에 사용되는 일반적인 non-overlapping gate driver는 dead-time이 고정되어 있기 때문에 body-diode conduction loss 또는 charge-sharing loss가 발생하는 문제점이 있다. 따라서 본 논문에서는 이러한 loss에 의한 효율 감소를 줄이기 위해 dead-time 적응제어 기능을 갖는 PWM DC-DC Boost 변환기를 설계하였다. 또한, 부하전류가 작은 경우 효율을 증가시키기 위해 power switching 회로를 사용하였다. 그 결과 넓은 부하 전류 범위에서 높은 효율을 얻을 수 있다. 제안된 DC-DC Boost 변환기는 CMOS 0.18um공정으로 설계하였다. 2.5V의 입력전압을 받아서 3.3V의 출력전압을 얻는다. 스위칭 주파수는 500kHz이며, 최대효율은 97.8%이다.

• 한국전자파학회논문지
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• 제22권8호
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• pp.805-808
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• 2011

본 논문에서는 220 V의 AC 전원을 공급받아 13.56 MHz의 RF 신호를 출력하는 고효율, 고출력 Class E 전력송신기를 설계하였다. 송신기는 AC-DC 변환기와 class E 전력 증폭기로 구성된다. 설계된 AC-DC 변환기는 220V/60 Hz의 가정용 전원을 공급 받아서 약 290 V의 DC 전압을 출력한다. 이때, AC-DC 변환기는 98.03 %의 매우 높은 변환 효율을 가진다. 변환 효율을 최대로 하기 위하여 별도의 DC-DC 변환기를 사용하지 않고, AC-DC 변환기의 출력 전압을 주 전력 증폭기의 드레인 바이어스 전압으로 사용하였다. 또한, class E 전력 증폭기의 전력손실을 최소화하기 위해 high-Q 인덕터를 제작하였다. 측정 결과, 13.56 MHz에서 동작하는 class E 전력 증폭기는 최대 출력 전력 323.6 Watt에서 84.2 %의 PAE(Power-Added Efficiency)를 가진다. AC-DC 변환기를 포함한 class E 전력 송신기는 323.6 Watt에서 82.87 %의 매우 높은 효율 특성을 나타낸다.

• 대한전자공학회논문지SD
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• 제43권9호
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• pp.23-30
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• 2006

본 논문은 전류 감지 feedback 기법을 사용한 고효율 CMOS DC-DC boost 변환기의 설계에 관한 것이다. 펄스-폭 변조 방식의 스위칭 동작을 위해 인덕터를 통해 흐르는 전류의 양을 감지하는 고해상도 전류 감지 회로를 설계하였다. 이를 통하여 외부 소자나 큰 면적을 차지하는 주파수 보상 회로 없이 안정적으로 동작하는 변환기 성능을 얻을 수 있다. 또한 외부 저항 열을 사용하여 다양한 입력/출력 전압 특성을 얻을 수 있다. 설계한 DC-DC 변환기는 thick gate oxide 옵션이 포함된 0.18-um CMOS 표준 공정으로 제작하였다. 부하 전류 200mA 이상에 대하여 3.3V의 출력을 얻는 변환기에서 최대 효율은 90% 이상, load regulation은 100mA의 변화에 대하여 1.15%의 특성을 나타낸다.

• 전기전자학회논문지
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• 제15권2호
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• pp.134-142
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• 2011

본 논문에서는 3중 모드 고효율 DC-DC 벅 변환기를 설계하였다. 설계된 벅 변환기는 부하 전류가 큰 경우(100mA~500mA)에는 PWM(Pulse Width Modulation) 제어 방식을 사용하고, 부하 전류가 작은 경우(1mA~100mA)에는 PFM(Pulse Frequency Modulation) 제어 방식을 사용하며, 부하 전류가 1mA 이하인 대기모드(sleep mode)에서는 LDO(Low Drop Out)를 사용한다. 또한, PFM 모드에서 부하 전류가 작은 경우 효율을 증가시키기 위해 DPSS(Dynamic Partial Shutdown Strategy) 기법을 사용하였다. 그 결과 설계된 변환기는 넓은 부하 전류 범위에서 높은 효율을 얻을 수 있다. 제안된 벅 변환기는 CMOS 0.18um공정을 이용하여 설계되었다. 최대 효율은 96.4% 이고, 최대 부하 전류는 500mA이다. 입력과 출력 전압은 각각 3.3V와 2.5V이며, 칩 크기는 PAD를 포함하여 1.15mm ${\times}$ 1.10mm이다.