• 한국항행학회논문지
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• 제18권2호
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• pp.178-184
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• 2014

PCA에 기반을 둔 CMOS 소자 기술은 메모리 혹은 ALU 회로의 구현에 매우 효율적이다. 그러나 CMOS 소자 스케일링 기술의 한계로 인하여 이를 해결할 수 있는 새로운 기술의 필요성이 대두되었고, 양자점 셀룰러 오토마타(QCA; quantum-dot cellular automata)는 이를 해결할 수 있는 기술로 등장했다. 본 논문에서는 QCA에 기반을 둔 효율적인 PCA 구조를 설계한다. 설계하는 PCA 구조에서의 D 플립플롭과 XOR 논리게이트는 기존에 제안되었던 회로를 사용하고, 입력 제어 스위치와 규칙 제어 스위치는 QCA에 기반을 두고 새롭게 설계한다. 설계된 PCA 구조는 QCA디자이너를 이용하여 시뮬레이션을 수행하고, 그 결과를 기존의 것과 비교 및 분석하여 설계된 구조의 효율성을 확인한다.

• 정보처리학회논문지A
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• 제15A권3호
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• pp.135-140
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• 2008

본 논문은 중복 다치논리(redundant multi-valued logic)를 이용하여 초고속 디멀티플렉서(demultiplexer)를 CMOS 회로로 설계하였다. 설계한 회로는 중복 다치논리를 이용하여 직렬 이진 데이터를 병렬 다치 데이터로 변환하고 이를 다시 병렬 이진 데이터로 변환한다. 중복 다치논리는 중복된 다치 데이터 변환으로써 기존 방식 보다 더 높은 동작속도를 얻을 수 있다. 구현한 디멀티플렉서는 8개의 적분기로 구성되어 있으며, 각 적분기는 누적기, 비교기, 디코더, D 플립플롭으로 구성된다. 설계한 회로는 0.18um 표준 CMOS 공정으로 구현하였으며 HSPICE 시뮬레이션을 통해 검증하였다. 본 논문의 디멀티플렉서의 최대 데이터 전송률은 20 Gb/s이고 평균 전력소모는 58.5 mW이다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -2
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• pp.1312-1315
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• 2002

This research describes the design of a fully integrated fractional-N frequency synthesizer intended for the local oscillator in IMT-2000 system using 0.18-$\mu\textrm{m}$ CMOS technology and 1.8-V single power supply. The designed fractional-N synthesizer contains following components. Modified charge pump uses active cascode transistors to achieve the high output impedance. A multi-modulus prescaler has modified ECL-like D flip-flop with additional diode-connected transistors for short transient time and high frequency operation. And phase-frequency detector, integrated passive loop filter, LC-tuned VCO having a tuning range from 1.584 to 2.4 ㎓ at 1.8-V power supply, and higher-order sigma-delta modulator are contained. Finally, designed frequency synthesizer provides 5 ㎒ channel spacing with -122.6 dBc/Hz at 1 ㎒ in the WCDMA band and total output power is 28 mW.

• 대한전기학회논문지:시스템및제어부문D
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• 제54권2호
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• pp.124-130
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• 2005

In this paper, low-power design and implementation techniques for DWT(Discrete Wavelet Transform) of the JPEG2000 compression are proposed. In DWT block of the JPEG2000, linear phase 9 tap and 7 tap filters are used. For low-power implementation of those filters, processor technique for DA(Distributed Arithmetic) filter and minimization technique for number of addition in CSD(Canonic Signed Digit) filter are utilized. Proposed filter structure consists of 3 blocks. In the first CSD coefficient block, every possible 4 bit CSD coefficients are calculated and stored. In second processor block, multiplication is done by MUX and addition processor in terms of the binary values of filter coefficient. Finally, in third block, multiplied values are output and stored in flip-flop train. For comparison of the implementation area and power dissipation, proposed and conventional structures are implemented by using Verilog-HDL coding. In simulation, it is shown that 53.1% of the implementation area can be reduced comparison with those of the conventional structure.

• JSTS:Journal of Semiconductor Technology and Science
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• 제11권2호
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• pp.104-110
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• 2011

A CMOS Image Sensor (CIS) mounted on mobile appliances requires low power consumption due to limitations of the battery life cycle. In order to reduce the power consumption of CIS, we propose novel power reduction techniques such as a data flip-flop circuit with leakage current elimination and a low power single slope analog-to-digital (A/D) converter with a sleep-mode comparator. Based on 0.13 ${\mu}m$ CMOS process, the chip satisfies QVGA resolution (320 ${\times}$ 240 pixels) that the cell pitch is 2.25 um and the structure is a 4-Tr active pixel sensor. From the experimental results, the performance of the CIS has a 10-b resolution, the operating speed of the CIS is 16 frame/s, and the power dissipation is 25 mW at a 3.3 V(analog)/1.8 V(digital) power supply. When we compare the proposed CIS with conventional ones, the power consumption was reduced by approximately 22% in the sleep mode, and 20% in the active mode.

• 인터넷정보학회논문지
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• 제24권5호
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• pp.37-50
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• 2023

일반적으로 정밀하고 안정적인 주파수 합성 방법으로 PLL이나 DDS가 주로 사용된다. 안정적인 동작을 위하여 FPGA를 사용하여 PWM 주파수 발생 알고리즘을 설계하고 구현하였다. 이는 목표한 주파수의 8,192배의 주파수를 만든 후 D 플립플롭을 13회 진행하여 1Hz 단위의 정밀도로 다수의 주파수를 발생시킬 수 있도록 하는 알고리즘이며 고안된 알고리즘을 이용하여 열차의 정위치 정차용 버싱 시스템에 적용한 제품을 개발하여 기존 운영시스템과 교체 시험을 하여 주파수 발생의 정확도 측면에서 성능의 우수함을 확인하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 ICEIC The International Conference on Electronics Informations and Communications
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• pp.77-81
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• 2004

In this paper, we propose a analog front-end (AFE) for noncoherent On-Off Keying (OOK) Ultra Wide Band (UWB) system based on power detection. The proposed AFE are designed using 0.18 micron CMOS technology and verified by simulation using SPICE. The proposed AFE consist of Sample-and-Hold block, Analog-to-Digital converter, synchronizer, delayed clock generator and impulse generator. The time resolution of 1ns is obtained with 100MHz system clocks and the synchronized 10-bit digital outputs are delivered to the baseband. The impulse generator produces 1ns width pulse using digital CMOS gates. The simulation results show the feasibility of the proposed UWB AFE systems.

• 대한전자공학회논문지
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• 제26권4호
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• pp.81-87
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• 1989

본 논문에서는 유한체 GF($2^m$) 상에서 두 원소들의 승산을 실현하는 셀배열승산기를 제시한다. 이 승산기는 승산연산부, mod연산부, 원시기약 다항식연산부로 구성한다. 승산연산부는 AND와 XOR게이트로 설계한 기본셀의 배열을 이루며, mod연산부 역시 AND와 XOR게이트에 의한 기본셀을 배열하여 구성하였다. 원시 기약다항식 연산부는 XOR게이트들, D플립플롭 회로들과 한개의, NOT게이트를 사용하여 구성하였다. 본 논문에서 제시한 승산기는 회선경로선택의 규칙성, 간단성, 배열의 모듈성과 병발성의 특징을 가지며 특히 차수 m이 증가하는 유한체의 두 원소들의 승산에서 확장성을 가지므로 VLSI 실현에 적합하다.

• 전자공학회논문지
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• 제52권9호
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• pp.63-73
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• 2015

본 논문에서는 특별한 보정기법 없이 채널 간 오프셋 부정합 문제를 최소화한 2채널 time-interleaved (T-I) 구조의 10비트 120MS/s 파이프라인 SAR ADC를 제안한다. 제안하는 ADC는 4비트-7비트 기반의 2단 파이프라인 구조 및 2채널 T-I 구조를 동시에 적용하여 전력소모를 최소화하면서 빠른 변환속도를 구현하였다. 채널 간에 비교기 및 잔류전압 증폭기 등 아날로그 회로를 공유함으로써 일반적인 T-I 구조에서 선형성을 제한하는 채널 간 오프셋 부정합 문제를 추가적인 보정기법 없이 최소화할 뿐만 아니라 전력소모 및 면적을 감소시켰다. 고속 동작을 위해 SAR 로직에는 범용 D 플립플롭 대신 TSPC D 플립플롭을 사용하여 SAR 로직에서의 지연시간을 최소화하면서 사용되는 트랜지스터의 수도 절반 수준으로 줄임으로써 전력소모 및 면적을 최소화하였다. 한편 제안하는 ADC는 기준전압 구동회로를 3가지로 분리하여, 4비트 및 7비트 기반의 SAR 동작, 잔류전압 증폭 등 서로 다른 스위칭 동작으로 인해 발생하는 기준전압 간섭 및 채널 간 이득 부정합 문제를 최소화하였다. 시제품 ADC는 고속 SAR 동작을 위한 높은 주파수의 클록을 온-칩 클록 생성회로를 통해 생성하였으며, 외부에서 duty cycle을 조절할 수 있도록 설계하였다. 시제품 ADC는 45nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.69LSB, 0.77LSB이며, 120MS/s 동작속도에서 동적 성능은 최대 50.9dB의 SNDR 및 59.7dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $0.36mm^2$이며, 1.1V 전원전압에서 8.8mW의 전력을 소모한다.

• 전자공학회논문지SC
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• 제37권6호
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• pp.25-34
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• 2000

본 논문에서 범용의 CMOS 트랜지스터 공정을 사용하여 250-Mbps 10-채널 CMOS 광 수신기 어레이칩을 설계하였다. 이러한 광 수신기 어레이는 병렬 광 신호 전송 시스템의 성능을 결정하는 가장 중요한 블록이며 이를 CMOS 트랜지스터로 설계함으로써 낮은 단가의 시스템의 구현을 가능하게 하였다. 각 데이터 채널은 집적화 된 광 검출 소자 및 여러 단의 증폭기로 구성된 아날로그 프런트-엔드, D-FF (D-flip flop)과 칩 외부 구동기로 구성된 디지털 블록으로 구성되어 있다. 전체 칩은 광 수신기 어레이와 데이터의 동기식 복원을 위해 PLL (Phase-Lock Loop) 회로로 구성 되어있다. 설계한 광 수신기 어레이 칩은 0.65-㎛ 2-poly, 2-metal CMOS 공정을 사용하여 제작하였으며, 각 채널은 ±2.5V의 전원 전압에 대하여 330㎽의 소비 전력을 보였다.