• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2010년도 한국컴퓨터종합학술대회논문집 Vol.37 No.1(A)
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• pp.283-284
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• 2010

• 디지털콘텐츠학회 논문지
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• 제18권5호
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• pp.943-948
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• 2017

현재, 특정한 응용분야에 적합하도록 설계된 임베디드 시스템이 가전제품, 스마트폰, 자율주행 자동차, 로봇, 공장제어 등의 분야에 광범위하게 쓰이고 있다. 아울러, 임베디드 시스템을 구성하는 임베디드 프로세서의 성능에 지대한 영향을 미치는 DRAM의 중요성이 날로 증가되어, DRAM에 대한 연구가 산업계와 학계에서 활발하게 진행되고 있다. 모의실험을 통하여 임베디드 프로세서의 성능을 평가할 때 신뢰할만한 결과를 얻기 위하여, 보다 정확한 DRAM 모델을 갖추는 것이 중요하다. 본 논문에서는 이것을 위하여, DRAM 시뮬레이터와 연동할 수 있는 임베디드 프로세서 모의실험기를 개발하였다. 그리고, MiBench 임베디드 벤치마크를 입력으로, 싸이클 단위로 정확하게 동작하는 DRAM 모델이 임베디드 프로세서의 성능에 끼치는 영향을 분석하였다.

• 한국산학기술학회논문지
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• 제10권11호
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• pp.3253-3259
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• 2009

본 연구에서는 프로판이 주성분인 혼합냉매를 사용하여 프로세스의 온도를 $-20^{\circ}C$까지 낮추는 증기 재 압축을 활용한 냉동사이클에 대한 전산모사를 수행하였다. 냉매의 공급온도는 프로세스와의 온도차를 $10^{\circ}C$로 가정하여 $-30^{\circ}C$로 정하였다. 전산모사를 위한 열역학 모델식으로는 Peng-Robinson 상태방정식을 적용하였으며, 냉매 혼합물의 각 성분에 대한 순수성분의 온도에 따른 증기압을 잘 추산하기 위해서 새로운 Alpha function을 이용하였다. 한편, 냉매 혼합물의 각각의 이성분계 실험 데이터를 잘 추산하기 위한 혼합규칙으로는 van der Waals 혼합규칙을 사용하였다. 한편 전체공정의 전산모사를 위해서 Invensys사의 PRO/II with PROVISION 8.2를 활용하였으며, 압축기의 소요동력을 최소화시키기 위해서 2단 압축공정을 사용하였으며. 첫 번째 압축기 후단의 최적 압력은 6bar이며 이때 총 소요동력은 755.7kW임을 알 수 있었다.

• 한국가스학회지
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• 제10권1호
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• pp.38-42
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• 2006

본 연구에서는 순수한 프로판 냉매를 사용하여 액화석유가스(LPG)를 액화 및 냉동 저장할 수 있는 냉동 사이클에 대한 모사기법을 소개하였다. 프로판을 액화시키기 위한 2차 냉매로써는 물을 사용하였다. 전체 냉동 사이클의 모사를 위한 열역학 모델로서는 Peng-Robinson 상태방정식을 사용하였다. 프로판 성분과 LPG구성성분의 증기압의 좀 더 정확한 추산을 위하여 Twu 등이 제안한 새로운 alpha function을 사용하였다. 또한 액상의 밀도를 정확하게 추산하기 위해서는 Peng-Robinson상태방정식 대신에 API모델식을 사용하였다. 모사를 위하여 Simulation Science사의 PRO/II with PROVISION version 7.1 범용성 화학공정 모사기를 사용하였다 본 연구를 통하여 국내에서 실제로 가동되고 있는 LPG 저장을 위한 냉동 사이클을 성공적으로 모사할 수 있었다.

• Journal of applied mathematics & informatics
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• 제28권1_2호
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• pp.539-551
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• 2010

Low scalability and power efficiency of the shared bus in SoCs is a motivation to use on chip networks instead of traditional buses. In this paper we have modified the Orion power model to reach an analytical model to estimate the average message energy in K-Ary n-Cubes with focus on the number of virtual channels. Afterward by using the power model and also the performance model proposed in [11] the effect of number of virtual channels on Energy-Delay product have been analyzed. In addition a cycle accurate power and performance simulator have been implemented in VHDL to verify the results.

• Nuclear Engineering and Technology
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• 제55권6호
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• pp.2230-2245
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• 2023

KANT (KAIST Advanced Nuclear Tachygraphy) is a PWR core simulator recently developed at Korea Advance Institute of Science and Technology, which solves three-dimensional steady-state and transient multigroup neutron diffusion equations under Cartesian geometries alongside the incorporation of thermal-hydraulics feedback effect for multi-physics calculation. It utilizes the standard Nodal Expansion Method (NEM) accelerated with various Coarse Mesh Finite Difference (CMFD) methods for neutronics calculation. For thermal-hydraulics (TH) calculation, a single-phase flow model and a one-dimensional cylindrical fuel rod heat conduction model are employed. The time-dependent neutronics and TH calculations are numerically solved through an implicit Euler scheme, where a detailed coupling strategy is presented in this paper alongside a description of nodal equivalence, macroscopic depletion, and pin power reconstruction. For validation of the steady, transient, and depletion calculation with pin power reconstruction capacity of KANT, solutions for various benchmark problems are presented. The IAEA 3-D PWR and 4-group KOEBERG problems were considered for the steady-state reactor benchmark problem. For transient calculations, LMW (Lagenbuch, Maurer and Werner) LWR and NEACRP 3-D PWR benchmarks were solved, where the latter problem includes thermal-hydraulics feedback. For macroscopic depletion with pin power reconstruction, a small PWR problem modified with KAIST benchmark model was solved. For validation of the multi-physics analysis capability of KANT concerning large-sized PWRs, the BEAVRS Cycle1 benchmark has been considered. It was found that KANT solutions are accurate and consistent compared to other published works.

• 대한조선학회논문집
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• 제42권1호
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• pp.64-72
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• 2005

Digital manufacturing is a technology to simulate the real manufacturing process using the virtual model representing the physical schema and the behavior of the real manufacturing system including resources, processes and product information. Therefore, it can optimize the manufacturing system or prevent the bottleneck processes through the simulation before the manufacturing plan is executed. This study presents a method to apply the digital manufacturing technology for the steel cutting process in shipyard. The system modeling of cutting shop is carried out using the IDEF and UML which is a visual modeling language to document the artifacts of a complex system. Also, virtual NC simulators of the cutting machines are constructed to emulate the real operation of cutting machines and NC codes. The simulators are able to verify the cutting shape and estimate the precise cycle time of the planned NC codes. The validity of the virtual model is checked by comparing the real cutting time and shape with the simulated results. It is expected that the virtual NC simulators can be used for accurate estimation of the cutting time and shape in advance of real cutting work.

• 대한전자공학회논문지SD
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• 제38권10호
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• pp.735-745
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• 2001

범용성이란 측면은 프로세서의 설계 과정 중 기능 검증의 중요도를 크게 부각시킨다. 따라서 본 논문은 기존 시뮬레이션 방법과 병행하여 기능 검증의 효율성을 높일 수 있는 효율적인 랜덤 벡터 기능 검증 방법을 제시한다. 본 기능 검증 방법은 내장형 제어 RISC 코어에 적합하며 실제 연세대학교와 삼성전자가 공동 개발한 32비트 프로세서인 CalmRISCTM-32의 코어 기능 검증에 적용하여 효율성을 확인한 바 있다. 본 기능 검증 방법은 클락 기반의 명령어 수준 시뮬레이터를 개발하여 이를 참조 모델로 삼고 랜덤 벡터로 이루어진 워크로드에 대해 HDL 시뮬레이션 결과와 비교함으로써 오류 검출을 수행하며 일반적인 테스트 벡터로써 발견하기 어려운 오류 유형을 보완하는 동시에 설계자에게 새로운 오류 유형의 기준을 제시하는 효과를 지닌다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권3호
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• pp.359-366
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• 2016

Today's multi-core technology rapidly increases with more and more Intellectual Property cores on a single chip. Network-on-Chip (NoC) is an emerging communication network design for SoC. For efficient on-chip communication, routing algorithms plays an important role. This paper proposes a novel multicast routing technique entitled as Docket NoC (Dt-NoC), which eliminates the need of routing tables for faster communication. This technique reduces the latency and computing power of NoC. This work uses a CURVE restriction based algorithm to restrict few CURVES during the communication between source and destination and it prevents the network from deadlock and livelock. Performance evaluation is done by utilizing cycle accurate RTL simulator and by Cadence TSMC 18 nm technology. Experimental results show that the Dt-NoC architecture consumes power approximately 33.75% 27.65% and 24.85% less than Baseline XY, EnA, OEnA architectures respectively. Dt-NoC performs good as compared to other routing algorithms such as baseline XY, EnA, OEnA distributed architecture in terms of latency, power and throughput.

• Journal of Power Electronics
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• 제10권6호
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• pp.769-776
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• 2010

The ultracapacitor module has recently been recast for use in hybrid energy storage systems (HESSs). As a result, accurate state-of-charge (SOC) estimation for an ultracapacitor module is as important as that of primary sources in order to be utilized efficiently in an energy storage system (ESS). However, while SOC estimation via the open-circuit voltage (OCV) method is generally used due to its linear characteristics compared with other ESSs, this method results in many errors in cases of highcurrent charging/discharging within a short time period. Accordingly, this paper introduces a dynamic SOC estimation algorithm that is capable of SOC compensation of an ultracapacitor module even when there is a current input and output. A cycle profile that simulates the operating conditions of a mild-HEV was applied to a vehicle simulator to verify the effectiveness of the proposed algorithm.