• JSTS:Journal of Semiconductor Technology and Science
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• 제11권2호
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• pp.104-110
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• 2011

A CMOS Image Sensor (CIS) mounted on mobile appliances requires low power consumption due to limitations of the battery life cycle. In order to reduce the power consumption of CIS, we propose novel power reduction techniques such as a data flip-flop circuit with leakage current elimination and a low power single slope analog-to-digital (A/D) converter with a sleep-mode comparator. Based on 0.13 ${\mu}m$ CMOS process, the chip satisfies QVGA resolution (320 ${\times}$ 240 pixels) that the cell pitch is 2.25 um and the structure is a 4-Tr active pixel sensor. From the experimental results, the performance of the CIS has a 10-b resolution, the operating speed of the CIS is 16 frame/s, and the power dissipation is 25 mW at a 3.3 V(analog)/1.8 V(digital) power supply. When we compare the proposed CIS with conventional ones, the power consumption was reduced by approximately 22% in the sleep mode, and 20% in the active mode.

• 전기전자학회논문지
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• 제19권2호
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• pp.260-264
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• 2015

본 논문에서는 부하전류를 감지하여 스위칭 방식과 선형 방식의 레귤레이터를 동작하기 위한 mode selector를 제안한다. 제안된 mode selector는 선형 방식과 스위칭 방식으로의 모드 전환이 가능하며, 경부하 조건에서 낮은 효율을 갖는 스위칭 방식의 레귤레이터의 단점을 보완하고자 제안되었다. 경부하 조건에서는 선형 방식의 레귤레이터로 mode를 전환함으로써 경부하 상태에서도 높은 효율을 제공할 수 있다. 설계한 mode selector는 동부 하이텍의 $0.18{\mu}m$ CMOS 공정을 이용하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2003년도 학술회의 논문집 정보 및 제어부문 A
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• pp.271-274
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• 2003

This paper presents a Built-in Current Sensor that detect defects in CMOS integrated circuits using the current testing technique. This scheme employs a cross-coupled connected PMOS transistors, it is used as a current comparator. Our proposed scheme is a negligible impart on the performance of the circuit undo. test (CUT). In addition, in the normal mode of the CUT not dissipation extra power, high speed detection time and applicable deep submicron process. The validity and effectiveness are verified through the HSPICE simulation on circuits with defects. The entire area of the test chip is $116{\times}65{\mu}m^2$. The BICS occupies only $41{\times}17{\mu}m^2$ of area in the test chip. The area overhead of a BICS versus the entire chip is about 9.2%. The chip was fabricated with Hynix $0.35{\mu}m$ 2-poly 4-metal N-well CMOS technology.

• 대한전자공학회논문지TC
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• 제42권11호
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• pp.61-66
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• 2005

본 논문은 WLAN에 이용되는 상위 6비트 온도계 코드의 전류원 셀 매트릭스와 중간 2비트 온도계 코드의 전류원, 그리고 하위 2비트 이진 가중치 코드의 서브 블록으로 구성된 10비트 210MHz의 CMOS 전류구동 디지털-아날로그 데이터 변환기(DAC)을 설계하였다. 제안된 새로운 글리치 억제회로는 입력된 신호의 교차되는 위치를 조절함으로써, 글리치 에너지를 최소화하도록 설계하였다. 또한 제안된 10비트 DAC는 CMOS $0.35{\mu}m$ 2-poly 4-metal 공정을 이용하여 설계하였으며, 유효 칩 면적은 5mm2이다. 제안된 10비트 DAC 칩의 측정결과, 변환속도는 210MHz, DNL/INL은 각각 ${\pm}0.7LSB/{\pm}1.1LSB$이며, 글리치 에너지는 $76pV{\cdot}sec$이고, SNR은 50dB, SFDR은 53dB((a)200MHz), 전력소비는 83mW((a)3.3V)로 측정되었다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2003년도 ICCAS
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• pp.960-964
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• 2003

In this paper, the CMOS integrated circuit technique for implementing current-mode maximum and minimum operations scheme is described. The maximum and minimum operations are incorporated into the same scheme with parallel processing. Using this scheme as the basic unit, an analog three-input maximum, median, and minimum circuit is designed. The performance of the proposed circuit shows a very sharp transfer characteristic and high accuracy. The proposed circuit achieves a high-speed operation, which is suitable for real-time systems. The PSPICE simulation results demonstrating the characteristic of the proposed circuit are included.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2003년도 ICCAS
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• pp.69-72
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• 2003

This paper presents a current-mode multiple-input minimum circuit. The proposed circuit can be implemented by applying De Morgan’s law. The circuit diagram is simple and modular. It operates using a single 2.5V supply and has very low dissipation. The realization method is suitable for fabrication using CMOS technology and all transistors are operated in their saturation region. The performances of this proposed circuit were studied using the PSPICE analog simulation program. The simulation results show the approval of this circuit that it has adequate basic performances for a real-time fuzzy controller and a fuzzy computer.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 1993년도 Fifth International Fuzzy Systems Association World Congress 93
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• pp.865-868
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• 1993

This paper describes a simple random signal generator employing by CMOS analog technology in current mode. The system is a nonlinear dynamical system described by a difference equation, such as x(t＋1) = f(x(t)) , t = 0,1,2, ... , where f($.$) is a nonlinear function of x(f). The tent map is used as a nonlinear function to produce the random signals with the uniform distribution. The prototype is implemented by using transistor array devices fabricated in a mass product line. It can be easily realized on a chip. Uniform randomness of the signal is examined by the serial correlation test and the $\chi$2 test.

• 한국정보통신학회논문지
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• 제2권1호
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• pp.147-156
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• 1998

본 논문에서는 다치 논리를 이용한 연산기를 설계하였다. 다치 논리를 구현하기 위해서 전류모드 CMOS 회로를 이용하였으며 이진 전압모드 신호를 다치 전류모드 신호로 바꾸어 주는 인코더와 연산 결과인 다치 전류모드 신호를 이진 전압모드 신호로 바꾸어 주는 디코오더를 사용하여 기존의 이진 시스템에 적용할 수 있도록 하였으며, 승산기 설계시 부분곱 수를 줄이기 위하여 기존의 Booth 알고리즘을 확장한 4진 SD수 부분곱 발생 알고리즘을 사용하였다. 제안된 회로는 SPICE 시뮬레이션 및 FPGA Chip을 이용한 하드웨어 에뮬레이션으로 그 유효함을 확인하였다

• 한국전자통신학회논문지
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• 제11권7호
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• pp.659-664
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• 2016

본 논문에서는 고속 동작과 저전력 동작을 요구하는 디지털 회로 시스템에 사용될 수 있는 Current-mode FIR Filter를 위한 OTA(:Operational Trans-conductance Amplifier) 회로를 제안한다. Current-mode 신호처리는 동작 주파수와 상관없이 일정한 전력을 유지하는 특징이 있기 때문에 고속 동작을 요구하는 디지털 회로 시스템의 저전력 동작에 매우 유용한 회로설계 기술이라고 할 수 있다. 0.35um CMOS 공정을 이용한 시뮬레이션 결과, Vdd=2V에서 전원 전압의 50%에 해당하는 약 1V의 Dynamic Range를 확보하였으며, 약 0~200uA의 출력전류를 확인하였다. 설계한 OTA 회로의 전력은 약 21uW가 계산되었으며, Active Layout 면적은 $71um{\times}166um$ 사이즈로 집적화에 유리할 것으로 기대된다.

• 전자공학회논문지C
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• 제35C권6호
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• pp.30-38
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• 1998

본 논문에서는 능동필터 설계시 기본 블록으로 이용될 수 있으며, 저전압 고주파에서 동작 가능한 새로운 구조의 CMOS 전류모드 적분기를 제안하였다. 더불어 전압조절을 통해 그 이득과 주파수를 제어할 수 있는 트랜스컨덕턴스 제어회로를 설계하였다. 제안된 적분기는 CMOS 상보형 회로로 구성하였으며, 따라서 적분기의 단위이득주파수에 영향을 주는 적분기의 트랜스컨덕턴스를 증가 시켰다. 제안된 적분기의 단위이득 주파수는 NMOS-gm을 가지는 기존의 적분기에 비하여 두 배 가까이 증가되었다. 또한 트랜스컨덕턴스 제어회로를 이용하여 능동필터의 공정시 나타날 수 있는 오차를 줄이고, 그 용도에 따라 주파수와 이득제어를 가능하게 하였다. 이의 응용회로로서 3차 체비셰프 저역필터를 0.8㎛ CMOS 파라메터를 이용하여 설계하였으며, 이러한 결과들은 소신호 해석 및 0.8㎛ 공정 파라미터를 갖는 HSPICE 시뮬레이션을 통하여 검증되었다.