• 정보보호학회지
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• 제10권2호
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• pp.11-20
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• 2000

WAP forum에서 제안한 WAP은 무선 인터넷을 위해 전세계적으로 가장 많이 사용되는 규격으로 무선 환경의 제약성을 고려하여 설계되었다 WAP은 다양한 응용 서비스의 보안을 위해 WTLS, WMLScript Crypto Library, WIM 그리고 WPKI에 대한 규격을 포함하지만 게이트웨이 모델을 사용함에 따른 구조적인 보안 결함을 가진다. 본 논문에서는 WAP보안을 위한 구성 요소들에 대해 검토하고 현재 WAP 보안의 문제점에 대해 논의한 후 그것을 해결하기 위한 WAP forum 의 보안 표준화 방향에 대해 고찰하고자 한다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 2004년도 춘계학술대회 학술발표 논문집 제14권 제1호
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• pp.34-37
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• 2004

인터넷을 기반으로 하는 금융서비스를 제공함에 있어 보안성에 대한 필요성이 최근 들어 매우 중요시되어져가고 있으며, 이 분야에 대한 많은 연구가 진행되어 오고 있다. 국내 대부분의 은행 기관에서는 인터넷 뱅킹 서비스를 지원하고 있으나, 그 서비스 이용에 있어 윈도우 사용자에 국한되어 있는 실정이다. 본 논문에서는 리눅스 기반에서 보다 더 안전한 인터넷 뱅킹 서비스를 지원하기 위한 PKI 기반 기술을 제안한다.

• 한국정보보호학회:학술대회논문집
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• 한국정보보호학회 2001년도 종합학술발표회논문집
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• pp.232-236
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• 2001

본 논문에서는 WAP 포럼에서 제시하고 있는 무선 인터넷 솔루션인 WAP에서의 보안 메커니즘인 WTLS(Wireless Transport Layer Security), WIM (WAP Identity Module), WMLScript Crypto Library, WPKI(WAP Public Key Infrastructure)에 대해 살펴보고, WAP 게이트웨이를 사용하는 네트워크의 구조적 형태에서 발생되는 종단간 보안 서비스의 문제점에 대해 논의한 후 WAP 환경에서 종단간 보안 서비스를 제공할 수 있는 보안 시스템을 설계 및 구현하고자 한다.

• 한국정보통신학회논문지
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• 제20권6호
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• pp.1163-1170
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• 2016

본 논문은 ISO/IEC 29192-2 경량 암호 표준으로 지정된 초경량 블록암호 알고리듬 PRESENT의 하드웨어 구현에 대해 기술한다. PRESENT 암호 프로세서는 80, 128비트의 마스터키 길이와 ECB, CBC, OFB, CTR의 4가지 운영모드를 지원하도록 설계되었다. 마스터키 레지스터를 갖는 on-the-fly 키 스케줄러가 포함되어 있으며, 저장된 마스터키를 사용하여 평문/암호문 블록의 연속적인 암호/복호화 처리가 가능하다. 경량화 구현을 위해 80, 128 비트의 키 스케줄링 회로가 공유되도록 최적화하였다. 라운드 블록을 64 비트의 데이터 패스로 설계하여 암호/복호화의 라운드 변환이 한 클록 사이클에 처리되도록 하였다. PRESENT 암호 프로세서를 Virtex5 FPGA로 구현하여 정상 동작함을 확인하였다. $0.18{\mu}m$ 공정의 CMOS 셀 라이브러리로 합성을 한 결과, 8,100 gate equivalents(GE)로 구현되었으며, 최대 454 MHz의 클록 주파수로 동작하여 908 Mbps의 처리율을 갖는 것으로 평가되었다.

• 한국정보통신학회논문지
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• 제16권11호
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• pp.2517-2524
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• 2012

국가표준으로 제정된 블록암호 알고리듬 ARIA의 효율적인 하드웨어 구현에 대해 기술한다. 본 논문의 ARIA 암 복호 프로세서는 표준에 제시된 3가지 마스터 키 길이 128/192/256-비트와 ECB, CBC, OFB, CTR의 4가지 운영모드를 지원하도록 설계되었다. 키 확장 초기화 과정과 암 복호 과정에 사용되는 라운드 함수가 공유되도록 설계를 최적화 하였으며, 이를 통해 게이트 수를 약 20% 감소시켰다. 설계된 ARIA 암 복호 프로세서를 FPGA로 구현하여 하드웨어 동작을 검증하였으며, $0.13-{\mu}m$ CMOS 표준셀로 합성한 결과 46,100 게이트로 구현되었다. 레이아웃의 면적은 $684-{\mu}m{\times}684-{\mu}m$ 이며, 200 MHz@1.2V로 동작하여 1.28 Gbps의 성능을 갖는 것으로 평가되었다.

• 한국통신학회논문지
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• 제29권5A호
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• pp.554-565
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• 2004

본 논문에서는 단일 클락 사이클과 다중 클락 사이클에 수행되는 여러 가산기를 구현하고 area와 time을 비교한다. 가산기의 크기를 64, 128, 256-비트로 다양화 시키면서, 특히 하이브리드 구조의 가산기는 소그룹을 4, 8, 16-비트로 나누어서 group / ungroup으로 합성을 하여 비교하였다. 제안된 가산기들은 Verilog-HDL을 이용하여 하향식 설계 방법으로 구현되었다. Cadence의 Verilog-XL.을 이용하여 설계된 가산기와 behavioral model을 이용한 가산기의 출력이 일치하는지를 비교하여 검증하였다. 검증된 모델은 삼성 0.35um 3.3(V) CMOS standard cell 라이브러리를 이용하여 합성되었으며, 최악 조건 2.7(V), 85($^{\circ}C$)에서 동작하였다. 스마트 카드 IC의 Crypto-Processor에 사용할 수 있는 최적화된 가산기는 64-비트를 기준으로 할 때, group으로 합성된 16-비트 캐리 예측 가산기를 기반으로 하는 리플 캐리 가산기(RCA_CLA)이다. 이 가산기는 198(MHz)의 속도로 동작하며, 게이트 수는 nand2 게이트 기준으로 약 967개이다.

• 정보보호학회논문지
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• 제17권6호
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• pp.29-39
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• 2007

본 논문에서는 래딕스-4 몽고메리 곱셈기 기반의 고속 RSA 연산기를 제안하고 그 구현 결과를 제시한다. 캐리저장 가산기 기반의 래딕스-4 몽고메리 곱셈기를 제안하고, 중국인의 나머지 정리를 적용할 수 있도록 그 구조를 확장하였다. 이를 바탕으로 설계한 1024-비트 RSA 연산기는 1024-비트 모듈러 지수승을 0.84M 클락 사이클, 512-비트 지수승은 0.25M 클락 사이클 동안 각각 계산할 수 있으며, 0.18um 공정을 이용하여 구현한 결과, 최대 300MHz 클락 속도를 가지므로 1024-비트 지수승은 365Kbps, 512-비트 지수승은 1,233Kbps의 성능을 각각 가진다. 또한 고속 RSA 암호 시스템의 구현을 위해, 몽고메리 매핑 계수 계산 및 중국인 나머지 정리의 전처리 과정에 적용할 수 있도록 모듈러 감산 기능을 하드웨어로 구현하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2000년도 제13회 춘계학술대회 및 임시총회 학술발표 논문집
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• pp.447-464
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• 2000

많은 사람들이 관심을 가지고 급속도로 발전하는 인터넷 환경의 웹 서비스 중에서 인터넷 뱅킹 시스템은 반드시 필요한 서비스 중의 하나지만, 아직까지 많은 보안상의 문제점을 내포하고 있다. 본 논문에서는 이런 보안상의 문제들 중에서 사용자 인증에 관한 부분, 데이터 암호화에 관한 부분, 키 분배 문제에 관한 부분을 해결할 수 있는 방안을 제시하려 한다. 이를 위해 공개적으로 사용이 가능한 암호 라이브러리인 Crypto++3.1을 이용하여 인터넷 환경에서 보안 서비스를 제공할 수 있는 안전한 인터넷 뱅킹 시스템인 SIBS(Secure Internet Banking System)을 설계 및 구현하였다. SIBS는 빠른 데이터 암호화 처리를 위해 IDEA암호 알고리즘을 사용하였다. 데이터 암호화에 사용할 키를 분배하기 위해서 Diffie-Hellaman키 분배 알고리즘을 이용한다. 또한, 사용자의 인증을 위해 X.509형식의 인증서를 이용하기 위해서 SSLeay를 설치하여 인증서(Certificate)를 발급 받는다. 그러므로, 사용자는 인터넷에서 SIBS의 GUI(Graphic User Interface)를 이용해 빠르고 편리한 접근이 용이하고, 암호 알고리즘에 대한 지식이나 특별한 조치가 없이도 빠른 데이터 암호화 처리와 인증서를 이용한 확실한 사용자 인증을 보장 받을 수 있다.

• 한국정보통신학회논문지
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• 제20권7호
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• pp.1296-1302
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• 2016

경량 암호기술 표준인 ISO/IEC 29192-2에서 블록암호 표준으로 지정된 초경량 블록암호 알고리듬 PRESENT의 하드웨어 구현에 대해 기술한다. 암호 전용 코어와 암호/복호 기능을 갖는 두 종류의 PR80 크립토 코어를 80 비트의 마스터키를 지원하도록 설계하였다. 설계된 PR80 크립토 코어는 블록암호의 기본 ECB (electronic code book) 운영모드를 수행하며, 마스터키 재입력 없이 평문/암호문 블록들을 연속적으로 처리할 수 있도록 설계되었다. PR80 크립토 코어는 Verilog HDL을 사용하여 소프트 IP로 설계되었으며, Virtex5 FPGA에 구현하여 정상 동작함을 확인하였다. 설계된 코어를 $0.18{\mu}m$ 공정의 CMOS 셀 라이브러리로 합성한 결과, 암호 전용 코어와 암호/복호 코어는 각각 2,990 GE와 3,687 GE로 구현되어 적은 게이트를 필요로 하는 IoT 보안 응용분야에 적합하다. 암호 전용 코어와 암호/복호 코어의 최대 동작 주파수는 각각 500 MHz와 444 MHz로 평가되었다.

• 한국정보통신학회논문지
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• 제21권4호
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• pp.795-803
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• 2017

블록암호 ARIA와 AES를 단일 회로로 통합하여 구현한 이중표준지원 암호 프로세서에 대해 기술한다. ARIA-AES 통합 암호 프로세서는 128-비트, 256-비트의 두 가지 키 길이를 지원하며, ECB, CBC, OFB, CTR의 4가지 운영모드를 지원하도록 설계되었다. ARIA와 AES의 알고리듬 공통점을 기반으로 치환계층과 확산계층의 하드웨어 자원이 공유되도록 최적화 하였으며, on-the-fly 키 스케줄러가 포함되어 있어 평문/암호문 블록의 연속적인 암호/복호화 처리가 가능하다. ARIA-AES 통합 프로세서를 $0.18{\mu}m$공정의 CMOS 셀 라이브러리로 합성한 결과 54,658 GE로 구현되었으며, 최대 95 MHz의 클록 주파수로 동작할 수 있다. 80 MHz 클록 주파수로 동작할 때, 키 길이 128-b, 256-b의 ARIA 모드에서 처리율은 각각 787 Mbps, 602 Mbps로 예측되었으며, AES 모드에서는 각각 930 Mbps, 682 Mbps로 예측되었다. 설계된 암호 프로세서를 Virtex5 FPGA로 구현하여 정상 동작함을 확인하였다.