• Asian Pacific Journal of Cancer Prevention
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• 제14권7호
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• pp.4077-4082
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• 2013

The purpose of this descriptive and comparative study was to examine gender differences relevant to pain intensity, opioid prescription patterns and opioid consumption in Taiwanese oncology outpatients. The 92 participants had been prescribed opioid analgesics for cancer-related pain at least once in the past week and were asked to complete the Brief Pain Inventory - Chinese questionnaire and to recall the dosage of each opioid analgesic that they had ingested within the previous 24 hours. For opioid prescriptions and consumption, all analgesics were converted to morphine equivalents. The results revealed a significant difference between males and female minimum pain thresholds (t = 2.38, p = 0.02) and current pain thresholds (t = 2.12, p = 0.04), with males reporting a higher intensity of pain than females. In addition, this study found that males tended to use prescribed opioid analgesics more frequently than females on the bases of both around the clock (ATC) (t = 1.90, p = 0.06) and ATC plus as needed (ATC + PRN) (t = 2.33, p = 0.02). However, there was no difference between males and females in opioid prescriptions on an ATC basis (t = 0.52, p = 0.60) or at an ATC + PRN basis (t = 0.40, p = 0.69). The results suggest that there may be a gender bias in the treatment of cancer pain, supporting the proposal of routine examination of the effect of gender on cancer pain management. These findings suggest that clinicians should be particularly aware of potential gender differences during pain monitoring and the consumption of prescribed opioid analgesics.

• 대한전자공학회논문지SD
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• 제49권6호
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• pp.18-24
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• 2012

본 논문에서는 $0.18-{\mu}m$ CMOS 공정으로 제작된 무선 센서네트워크 송신기에 적용 가능한 50MHz/s 저전력 10비트 DAC 측정 결과를 제시한다. 제작된 DAC는 일반적 세그멘티드 방식과는 다르게 2단 온도계 디코더를 이용한 전류 구동 방식으로, 10비트를 상위 6비트와 하위 4비트로 나누어 구현하였다. 상위 6 비트의 온도계 디코더는 3비트의 행 디코더와 3비트의 열 디코더로 행과 열을 대칭적으로 구성하여 상위 전류 셀을 제어하였고, 하위 4비트도 온도계 디코더 방식으로 하위 전류셀을 구동하도록 설계하였다. 상위와 하위 단위 전류 셀은 셀 크기를 바꾸는 대신 바이어스 회로에서 하위 단위 전류의 크기가 상위 단위 전류와의 크기에 비해 1/16이 되도록 바이어스 회로를 설계하였다. 그리고 상위와 하위 셀간의 온도계 디코더 신호의 동기를 위해 입력 신호 및 디코딩 된 신호에 모두 동기화 래치를 적용하여 Skew를 최소화하도록 설계하였다. 측정결과 DAC는 50MHz클럭에서 최대 출력구동범위가 2.2Vpp이고, 이 조건에서 DC전원은 3.3 V에서 DC전류 4.3mA를 소모하였다. 그리고 DAC의 선형성 특성은 최대 SFDR이 62.02 dB, 최대 DNL은 0.37 LSB, 최대 INL은 0.67 LSB로 측정되었다.

• 한국정보전자통신기술학회논문지
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• 제13권3호
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• pp.184-196
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• 2020

본 논문에서는 배터리 관리 시스템 (BMS)에서 2차 전지 배터리를 통해 흐르는 전류의 정밀한 측정을 위한 cascaded-of-integrator feedforward (CIFF) 구조의 단일 비트 2차 델타-시그마 모듈레이터를 제안하였다. 제안된 모듈레이터는 2개의 스위치드 커패시터 적분기, 단일 비트 비교기, 비중첩 클록 발생기 및 바이어스와 같은 주변 회로로 구현하였다. 제안된 구조는 낮은 공통 모드 입력 전압을 가지는 low-side 전류 측정 방법에 적용되도록 설계되었다. Low-side 전류 측정 방법을 사용하면 회로 설계에 부담이 줄어들게 되는 장점을 가진다. 그리고 ±30mV 입력 전압을 15비트 해상도를 가지는 ADC로 분해하기 때문에 추가적인 programmable gain amplifier (PGA)를 구현할 필요가 없어 수 mW의 전력소모를 줄일 수 있다. 제안된 단일 비트 2차 CIFF 델타-시그마 모듈레이터는 350nm CMOS 공정으로 구현하였으며 5kHz 대역폭에 대해 400의 oversampling ratio (OSR)로 95.46dB의 signal-to-noise-and-distortion ratio (SNDR), 96.01dB의 spurious-free dynamic range (SFDR) 및 15.56비트의 effective-number-of-bits (ENOB)을 달성하였다. 델타 시그마 모듈레이터의 면적 및 전력 소비는 각각 670×490㎛2 및 414㎼이다.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.37-47
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• 2006

본 논문에서는 Digital Video Broadcasting (DVB), Digital Audio Broadcasting (DAB) 및 Digital Multimedia Broadcasting (DMB) 등과 같이 저전압, 저전력 및 소면적을 동시에 요구하는 고성능 무선 통신 시스템을 위한 10b 25MS/s $0.8mm^2$ 4.8mW 0.13um CMOS A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 요구되는 해상도 및 속도 사양을 만족시키면서 동시에 면적 및 전력 소모를 최소화하기 위해 2단 파이프라인 구조를 사용하였으며, 스위치 기반의 바이어스 전력 최소화 기법(switched-bias power reduction technique)을 적용하여 전체 전력 소모를 최소화하였다. 입력단 샘플-앤-홀드 증폭기는 낮은 문턱전압을 가진 트랜지스터로 구성된 CMOS 샘플링 스위치를 사용하여 10비트 이상의 해상도를 유지하면서, Nyquist rate의 4배 이상인 60MHz의 높은 입력 신호 대역폭을 얻었으며, 전력소모를 최소화하기 위해 1단 증폭기를 사용하였다. 또한, Multiplying D/A 변환기의 커패시터 열에는 소자 부정합에 의한 영향을 최소화하기 위해서 인접신호에 덜 민감한 3차원 완전 대칭 구조의 커패시터 레이아웃 기법을 제안하며, 기준 전류 및 전압 발생기는 온-칩으로 집적하여 잡음을 최소화하면서 필요시 선택적으로 다른 크기의 기준 전압을 외부에서 인가할 수 있도록 설계하였다. 또한, 다운 샘플링 클록 신호를 사용하여 바이어스 전류를 제어함으로써 10비트의 해상도에서 응용 분야에 따라서 25MS/s 뿐만 아니라 10MS/s의 동작 속도에서 더 낮은 전력 사용이 가능하도록 하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며 측정된 최대 DNL 및 INL은 각각 0.42LSB 및 0.91LSB 수준을 보인다. 또한, 25MS/s 및 10MS/s의 동작 속도에서 최대 SNDR 및 SFDR이 각각 56dB, 65dB이고, 전력 소모는 1.2V 전원 전압에서 각각 4.8mW, 2.4mW이며 제작된 ADC의 칩 면적은 $0.8mm^2$이다.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.48-57
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• 2006

본 설계에서는 최근 부상하고 있는 motor control, 3-phase power control, CMOS image sensor 등 각종 센서 응용을 위해 고해상도와 저전력, 소면적을 동시에 요구하는 12b 200KHz 0.52mA $0.47mm^2$ 알고리즈믹 ADC를 제안한다. 제안하는 ADC는 요구되는 고해상도와 처리 속도를 얻으면서 동시에 전력 소모 및 면적을 최적화하기 위해 파이프라인 구조의 하나의 단만을 반복적으로 사용하는 알고리즈믹 구조로 설계하였다. 입력단 SHA 회로에서는 고집적도 응용에 적합하도록 8개의 입력 채널을 갖도록 설계하였고, 입력단 증폭기에는 folded-cascode 구조를 사용하여 12비트 해상도에서 요구되는 높은 DC 전압 이득과 동시에 층L분한 위상 여유를 갖도록 하였다. 또한, MDAC 커패시터 열에는 소자 부정합에 의한 영향을 최소화하기 위해서 인접 신호에 덜 민감한 3차원 완전 대칭 구조의 레이아웃 기법을 적용하였으며, SHA와 MDAC 등 아날로그 회로에는 향상된 스위치 기반의 바이어스 전력 최소화 기법을 적용하여 저전력을 구현하였다. 기준 전류 및 전압 발생기는 칩 내부 및 외부의 잡음에 덜 민감하도록 온-칩으로 집적하였으며, 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압을 외부에서 인가할 수 있도록 설계하였다. 또한, 다운 샘플링 클록 신호를 통해 200KS/s의 동작뿐만 아니라, 더 적은 전력을 소모하는 10KS/s의 동작이 가능하도록 설계하였다. 제안하는 시제품 ADC는 0.18um n-well 1P6M CMOS 공정으로 제작되었으며, 측정된 DNL과 INL은 각자 최대 0.76LSB, 2.47LSB 수준을 보인다. 또한 200KS/s 및 10KS/s의 동작 속도에서 SNDR 및 SFDR은 각각 최대 55dB, 70dB 수준을 보이며, 전력 소모는 1.8V 전원 전압에서 각각 0.94mW 및 0.63mW이며, 시제품 ADC의 칩 면적은 $0.47mm^2$ 이다.