• 전자공학회논문지B
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• 제30B권5호
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• pp.82-89
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• 1993

In this paper, we proposed the autonomous algorithm of pseudo-exhaustive testing for the multi-level combinational logic circuits. For the processing of shared-circuit that existed in each cone-circuit when it backtracked the path from PO to PI of CUT at the conventional verification testing, the dependent relation of PI-P0 is presented by a dependence matrix so it easily partitioned the sub-circuits for the pseudo-exhaustive testing. The test pattern of sub-circuit's C-inputs is generated using a binary counter and the test pattern of I-inputs is synthesized using a singular cover and consistency operation. Thus, according to the test patterns presented with the recipe cube, the number of test pattrens are reduced and it is possible to test concurrently each other subcircuits. The proposed algorithm treated CUT's net-list to the source file and was batch processed from the sub-circuit partitioning to the test pattern generation. It is shown that the range of reduced ration of generated pseudo-exhaustive test pattern exhibits from 85.4% to 95.8% when the average PI-dependency of ISACS bench mark circuits is 69.4%.

• 대한전자공학회논문지SD
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• 제40권6호
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• pp.421-430
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• 2003

본 논문에서는 MCU에 내장된 EPROM의 저 전압 동작을 위한 새로운 회로구조를 제안하였다. MCU에 내장된 EPROM은 일반적으로 마스크 롬에 비해 저 전압 특성이 떨어지며, 배터리를 사용하여 전원전압이 시간이 경과할수록 감소하는 응용분야에서는 마스크 롬을 내장한 MCU와 대체가 되지 않는 문제가 발생한다. 본 논문에서는 EPROM의 저 전압 동작을 위해 전원전압이 특정전압이하로 낮아지면 이를 검출하여 EPROM의 워드라인의 전압을 승압시키는 회로와 기준 셀을 사용하지 않고 전류를 감지하는 센스앰프를 제안하여 저 전압 특성이 30%이상 개선된 1.5V에서 동작하는 EPROM 내장 MCU를 설계, 구현, 검증하였다.

• 전자공학회논문지B
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• 제33B권1호
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• pp.195-200
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• 1996

본 논문에서는 임의의 고조파를 선택적으로 제거하고자 할 때 실시간으로 제어가 가능한 PWM 인버터를 구현하였다. 직교함수인 왈쉬함수의 이론을 토대로하여 고조파를 선택적으로 제거할 수 있는 점호각 계산 방법을 채택하였다. 또한 점호각을 실시간으로 계산하여 단상 및 3상 인버터 회로에 적용할 수 있는 논리회로를 설계하였다. 설계된 논리회로의 출력파형을 입력으로 하는 시뮬레이션 회로를 이용하여 구현한 PWM 인버터의 정상상태 특성동작을 확인하였다.

• Journal of Advanced Marine Engineering and Technology
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• 제22권5호
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• pp.687-692
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• 1998

Test pattern generation is one of most difficult problems encountered in automating the design of logic circuits. The goal is to obtain the highest fault coverage with the minimum number of test patterns for a given circuit and fault set. although there have been many deterministic algorithms and heuristics the problem is still highly complex and time-consuming. Therefore new approach-es are needed to augment the existing techniques. This paper considers the problem of test pattern improvement for combinational circuits as a restricted subproblem of the test pattern generation. The problem is to maximize the fault coverage with a fixed number of test patterns for a given cir-cuit and fault set. We propose a new approach by use of a genetic algorithm. In this approach the genetic algorithm evolves test patterns to improve their fault coverage. A fault simulation is used to compute the fault coverage of the test patterns Experimental results show that the genetic algorithm based approach can achieve higher fault coverages than traditional techniques for most combinational circuits. Another advantage of the approach is that the genetic algorithm needs no detailed knowledge of faulty circuits under test.

• 융합신호처리학회논문지
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• 제6권3호
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• pp.134-142
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• 2005

전류모드 CMOS 회로기반 다치 논리 회로가 최근에 구현되고 있다. 본 논문에서는 4-치 Unary 다치 논리 함수를 전류모드 CMOS 논리 회로를 사용하여 합성하였다. 전류모드 CMOS(CMCL)회로의 덧셈은 각 전류 값들이 회로비용 없이 수행될 수 있고 또한 부의 논리 값은 전류흐름을 반대로 함으로써 쉽게 구현이 가능 하다. 이러한 CMCL 회로 설계과정은 논리적으로 조합된 기본 소자들을 사용하였다. 제안된 알고리듬을 적용한 결과 트랜지스터의 숫자를 고려하는 기존의 기법보다 더욱 적은 비용으로 구현할 수 있었다. 또한 비용-테이블 기법의 대안으로써 Unary 함수에 대해서 범용 UUPC(Universal Unary Programmable Circuit) 소자를 제안하였다.

• 한국통신학회논문지
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• 제23권6호
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• pp.1575-1582
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• 1998

본 논문에서는 연집에러에 대한 대처방안으로 효과적인 RS(Reed-Solomon) 부호를 이용한 FEC(forward error correcting) 기법에 대한 연구가 이루어졌다. RS 부호화기 및 복호화기의 ASIC 구현을 위한 회로를 수정된 유클리드 알고리듬을 사용하여 설계 및 제안하였다. 제안된 회로의 동작을 흉내내는 방법으로 C 프로그램을 작성하여, 여러 가지의 에러 및 삭제 오류가 발생한 통신 선로를 가장하여 동작을 확인하였다. 이를 바탕으로 RS 부호화기 및 복호화기의 단일칩 구현을 위한 회로를 VHDL을 사용하여 시스톨릭 어레이 형태를 사용한 파이프라인 구조로 VLSI 설계하고 로직 시뮬레이션을 통해 검증하였으며 최종적으로 회로 합성에 성공하였다.

• 한국전자파학회논문지
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• 제13권10호
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• pp.1025-1033
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• 2002

본 논문에서는 위성중계기용 Ku-대역 증폭기에 사용되어질 수 있는 온도보상회로에 대하여 기술하였다. 위성중계기용 증폭기에서 요구하는 온도 규격과 다양한 온도보상 방식의 장단점을 살펴본 후 위성중계기용 증폭기에 적합한 온도보상회로로서 능동 바이어스 회로, 감쇄기를 이용한 온도보상회로, ALC Loop를 이용한 온도 보상회로를 선정하여 각자의 회로를 설계하였다. 각각의 온도보상회로는 설계 결과와 일치하는 실험 결과를 얻을 수 있었다. 이러한 결과는 실제 Ku-대역 위성중계기용 능동부품인 채널증폭기, 저잡음 증폭기, 중간 주파수 증폭기 등에 사용되어졌으며, 설계 규격을 만족하는 결과를 얻을 수 있었다.

• 전자공학회논문지C
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• 제34C권2호
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• pp.1-11
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• 1997

We developed a base station modulator ASIC for CDMA digital cellular system. In CDMA digital cellular system, the modulation is performed by convolutional encoding and QPSK with spread spectrum. The function blocks of base station modulator are CRC, convolutional encoder, interleaver pseudo-moise scrambler, power control bit puncturing, walsh cover, QPSK, gain controller, combiner and multiplexer. Each function block was designed by the logic synthesis of VHDL codes. The VHDL code was described at register transfer level and the size of code is about 8,000 lines. The circuit simulation and logic simulation were performed by COMPASS tools. The chip (ES-C2212B CMB) contains 25,205 gates and 3 Kbit SRAM, and its chip size is 5.25 mm * 5,45 mm in 0.8 mm CMOS cell-based design technology. It is packaged in 68 pin PLCC and the power dissipation at 10MHz is 300 mW at 5V. The ASIC has been fully tested and successfully working on the CDMA base station system.

• 한국정보통신학회논문지
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• 제2권3호
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• pp.439-446
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• 1998

본 논문에서는 다치 논리를 기본으로 한 SD 가산기 및 PD 가산기를 설계하였다. 전류 모드 CMOS 회로를 이용하여 다치 논리를 구현하였으며 부분곱으로 전압모드 CMOS 회로도 이용하였다. 설계된 회로에 대한 검증은 대부분 SPICE 시뮬레이션을 통해 확인하였다. 다치 부호를 적용한 SD(Signed-Digit) 수 표현을 사용하여 자리 올림 신호의 전송이 자리수에 관계없이 1단에서 실행되게 함으로써 병렬연산의 고속화를 가능하게 하였고, 또한 M개의 다 입력을 처리하는 가산기에서는 적당한 PD(Positive-digit) 수 표현을 사용하여 가산의 단수를 줄일 수 있으므로 연산의 고속화 및 고집적화를 가능하게 하였다.

• 한국정보통신학회논문지
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• 제3권1호
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• pp.235-244
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• 1999

본 논문에서는 새로운 동적 컴팩션(dynamic compaction) 알고리즘을 제안하고 이용하여 CMOS 디지털 회로의 IDDQ 테스트패턴 생성한다. 제안된 알고리즘은 프리미티브 게이트 내부에서 발생하는 GOS, 브리징 고장을 검출할 수 있는 프리미티브 고장패턴을 이용하여 초기 테스트패턴을 구하고, 초기 테스트패턴에 있을 수 있는 don't care(X)의 수를 줄여 테스트 패턴의 수를 감소시킨다. 그리고 난수와 4 가지 제어도(controllability)를 사용하여 백트레이스를 수행시키는 방법을 제안한다. ISCAS-85 벤치마크 회로를 사용하여 모의 실험한 결과 큰 회로에서 기존의 정적 컴팩션 알고리즘에 비하여 45% 이상 테스트패턴 수가 감소함을 확인하였다.