• 대한전기학회논문지:전력기술부문A
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• 제50권6호
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• pp.287-292
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• 2001

This paper deals with the configuration, operating principles, systematic calculation method of parameter and optimization method of test circuit for parallel current injection method, series voltage injection method and hybrid synthetic test method as the method for performance test of circuit breaker with extra high interrupting capacity. The test method depicted above is applied to short-circuit making and breaking test (operating sequence :Os CdOs, Od-CdOs) and out-of-phase tests(operating sequence :Os, CdOs) for performance test of the newly-developed 420kV, 50kA and 800kV 50kV puffer-type gas circuit-breaker according to IEC 60056 and IEC 60427. The testing results, evaluation of equivalence for test and analyzed results are also presented in this paper.

• 한국철도학회논문집
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• 제18권3호
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• pp.232-240
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• 2015

고속철도 차량기지에는 고전압임펄스(HVITC)와 AF 궤도회로를 사용하고 있다. HVITC는 열차의 위치검지 및 궤도 절손검지 기능을 하고, AF궤도회로는 열차제어 정보를 전송하여 고속열차의 이상 유무를 검지하는 출발 전 시험에 사용한다. 두 궤도회로는 별도로 구성되어 있고, 같은 레일을 사용하여 제어신호를 스위칭에 의해서 전송하고 있다. AF 궤도회로는 루프케이블을 궤도 안쪽에 설치하는 방법으로 구성할 수 있다. 그러면 스위치를 제거할 수 있고, 상시 시험용 제어신호를 전송할 수 있다. 이 경우에 두 궤도회로는 상호간섭이 발생할 수 있다. 본 논문에서는 두 궤도회로를 동시에 동작하는 경우에 발생되는 간섭을 두 회로의 모델링을 통하여 규명하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 추계학술대회 논문집 전기기기 및 에너지변환시스템부문
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• pp.36-38
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• 2002

Low voltage circuit breakers which interrupt rapidly and raise the reliability of power supply are widly used in power distribution systems. In the paper, it was investigated how much Interrupting capability was improved by correcting the shape of the contact system in molded case circuit breaker(below MCCB), Prior to the interrupting testing, it was necessary for the optimum design to analyze magnetic forces on the contact system, generated by current and flux density. This paper presents both our compuational analysis and test results contact system in MCCB.

• 한국컴퓨터산업학회논문지
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• 제2권2호
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• pp.219-228
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• 2001

본 본문은 NOMS 와 CMOS 집적회로에서 발생 가능한 물리적 결점에 의한 결함에 대해서 Fail-safe 시스템에서 사용할 목적이며, 첫 번째 VLSI 회로 상에서 다양한 물리적 결점을 반영할 수 있는 PLA에 대한 결함 모델을 제시한다. PLA에 근거한 설계 이유는 VLSI칩에서의 물리적 결점을 세부적으로 분식하는 것이 너무 복잡하기 때문이다. 두 번째 본문에서는 2단 AND-OR 또는 NOR-NOR 회로로 구현한 설계가 최적의 크기를 갖는다는 것을 보여준다. 또한 NOR-NOR PLA로 구현한 비교기가 제시한 단일 결함 모델에 대해서 자체시험성을 갖는다는 것을 증명한다. 최종적으로 Fail-safe 가산기에 대해 빌딩블럭으로 자체시험 비교기의 적용을 논한다.

• 전기전자학회논문지
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• 제9권1호
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• pp.57-64
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• 2005

본 논문에서는 전류 테스팅을 이용하여 CMOS 집적회로에 존재하는 결함을 검출하는 내장형 전류 감지회로를 설계하였다. 이 회로는 일반적인 CMOS 공정으로 구현하였으며 결함전류와 기준전류를 전압으로 변환시켜 시험대상 회로의 결함을 고속으로 검출하며, 미세공정에도 적용가능한 회로이다 제안한 전류 감지회로는 전류원 내장으로 인한 추가적인 전력소모를 문제를 해결하였다. 제안한 회로의 정당성 및 효율성은 HSPICE를 이용한 시뮬레이션으로 그 타당성을 입증하였다. 제안한 전류 감지회로가 칩의 전체 면적에서 차지하는 면적소모는 시험대상회로에서 약 9.2%로, 내장형 전류 감지회로에 의한 면적소모는 무시할 만 하다. 제안한 회로는 Hynix O.35um 2-poly 4-metal N-Well 표준 CMOS 공정으로 제작하였다.

• 조명전기설비학회논문지
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• 제25권8호
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• pp.132-139
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• 2011

Technical requirements for medium voltage class circuit breaker were harmonized by IEC and IEEE, and IEC newly adopted the requirements for class S2 circuit-breaker for overhead-line with the ratings of high-frequency TRV(Transient Recovery Voltage), which IEEE already adopted. Under these circumstances, KERI(Korea Electrotechnology Research Institute) studied testing technologies and facilities, which enable to perform interrupting capacity tests for class S2 circuit-breaker. As results, KERI could carry out interrupting capacity tests for medium voltage class circuit breaker rated up to 3-phase 52[kV] 40[kA], which satisfies the IEC standard.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 1999년도 추계종합학술대회
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• pp.278-281
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• 1999

본 논문에서는 많은 함수를 용이하게 해석하고 테스트할 수 있는 결정도(Decision diagram)에 의한 다치순차논리회로(Multiple valued squential circuit)를 구현하였다 우선, 다치순차 회로의 기억소사는 D F/F를 이용하였으며 전류모드에 의한 결정도 순차 논리 회로를 구현한다 이 회로의 동자특성은 PSPICE 시뮬레이션을 통하여 확인하였다. 본 논문에서 제시한 전류모드 CMOS의 결정도 다치순차회로는 회선 경로 선택의 규칙성, 간단성, 여러함수를 쉽게 해석하고 테스트 할 수 있는 등등의 이점을 가지므로 VLSI화 실현에 적합할 것으로 생각된다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2004년도 하계학술대회 논문집 A
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• pp.630-632
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• 2004

본 논문에서는 전력 계통에서 보호기기로 사용되는 차단기의 50/60Hz 공용주파수 정격의 시험방법에 대하여 기술하였다. 그 과정으로 차단기의 개발시험 항목에 대한 시험목적, 전류투입차단시 차단기에 미치는 영향 및 국제적으로 적용되고 있는 관련 적용규격을 고찰하고 50 Hz 및 60 Hz 공용정격으로서 성능을 검증할 수 있는 방안을 제시한다.

• 전자공학회논문지B
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• 제31B권9호
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• pp.1-9
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• 1994

This paper analyzes the faults and their mechanism of CMOS ICs using IDDQ testing technique and evalutes the reliability of the chips that fail this test. It is implemented by the three testing phases, initial test, burn-in and life test. Each testing phase includes the parametric test, functional test, IDDQ test and propagation delay test. It is shown that the short faults such as gate-oxide short, bridging can be only detected by IDDQ testing technique and the number of test patterns for this test technique is very few. After first burn-in, the IDDQ of some test chips is decreased, which is increased in conventional studies and in subsequent burn-in, the IDDQ of all test chips is stabilized. It is verified that the resistive short faults exist in the test chips and it is deteriorated with time and causes the logic fault. Also, the new testing technique which can easily detect the rsistive short fault is proposed.

• 전자공학회논문지C
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• 제35C권6호
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• pp.48-55
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• 1998

본 논문에서는 테스트가 용이하도록 ECC(error checking circuit)를 내장하여 테스트를 수행할 수 있는 CAM(content addressable memory)를 설계하였다. 즉, CAM에서 발생하는 읽기, 쓰기 및 매치 동작의 기능 고장을 검사할 수 있는 회로를 내장한 CAM을 설계하였다. 일반적으로 테스트 회로를 내장하면 전체면적의 증가를 가져오게 된다. 본 논문에서는 기존의 병렬 비교기를 사용한 내장(built-in) 테스트 회로의 면적 오버헤드를 줄이기 위해서 새로 제안된 MTA 코드를 이용하였다. 설계한 회로는 VHDL 시뮬레이션을 통하여 검증하였으며, 0.B㎛ double-metal CMOS 공정을 이용하여 레이아웃을 수행하였다. ECC 회로의 경우 CAM의 기본 셀에서 매치기능을 담당하고 있는 XOR회로를 이용함으로써 약 30%정도 면적 감소를 가져왔다.