It is very import role to increase communication quality that fast detection of random sequence synchronization fail in synchronous stream cipher system using initial synchronization mode. Generally it sends additional information to detect random sequency synchronization fail. But we can't transmit additional informations to decide synchronization fail in a system using RMVD to correct channel error. In this paper we propose a method to detect synchronization fail in the receiver even though a system using RMVD has no margin to send additional information, For detecting random sequency synchronization fail we decipher receiver data analyze probability of transition rate for pre-determined period and decide synchronization fail using calculated transition rate probability. This proposed method is fast very reliable and robust in noisy channel and is easily implemented with hardware.
We propose a new 2-step phase-shifting digital holographic optical encryption technique and analyze tolerance error for this cipher system. 2-step phase-shifting digital holograms are acquired by moving the PZT mirror with phase step of 0 or ${\pi}$/2 in the reference beam path of the Mach-Zehnder type interferometer. Digital hologram with the encrypted information is Fourier transform hologram and is recorded on CCD camera with 256 gray-level quantized intensities. The decryption performance of binary bit data and image data is analyzed by considering error factors. One of the most important errors is quantization error in detecting the digital hologram intensity on CCD. The more the number of quantization error pixels and the variation of gray-level increase, the more the number of error bits increases for decryption. Computer experiments show the results to be carried out encryption and decryption with the proposed method and the graph to analyze the tolerance of the quantization error in the system.
Journal of information and communication convergence engineering
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제8권4호
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pp.433-436
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2010
In this paper, we presented a ciphering method whose target data is any kind of digital bit-stream. It uses a chaotic system as the main encrypting tool, MISR (Multi-Input Signature Register), and shift-and-rotation function, all of which are exclusive-ORed with the plaintext. Also, it incorporates a cipher text feedback mode such that part of the previously ciphered data is fed back to encrypt the current data. The encryption block size and the amount of feedback data are different at each ciphering operation. Experimental results with the image/video date showed that this method has enough speed and encryption effect with negligible latency time. Thus, we are expecting it to have various application areas that need high speed stream ciphering with high security level.
자동으로 암호문과 평문의 수신이 가능한 팩시밀리용 암호통신시스템을 개발하였다. 개발된 암호시스템은 128bit SEED알고리즘을 적용하였으며 1024bit 모듈러, 256bits Exponent의 Diffie-Hellman 키교환방식을 적용하였다. 암호문 고속 전송을 위해 Dual FAX Server를 개발함으로써 실시간 암호통신을 구현하였다. Diffie-Hellman 키교환 시 등록된 시리얼번호를 서로 교환시켜 안전한 키 교환이 가능하게 하였다.
본 논문에서는 카오스 이론에 기초한 카오스(chaos) 암호화 알고리즘을 제안하고 이를 웹 보안 시스템에 적용하여 웹 클라이언트와 서버간의 안전한 통신을 위한 시스템을 설계 및 구현하였다. 웹 보안 시스템은 인증서버, 웹 클라이언트 및 웹 서버로 구성되며, 웹 클라이언트와 웹 서버에는 각각 웹 페이지의 요청 및 응답 페이지의 암호화 및 복호화를 담당하는 프록시 클라이언트와 서버 게이트웨이를 개발하여 탑재하였다. 인증서 형식은 국제표준을 수용하여 X.509 형식에 따라 구현하였으며, 클라이언트와 서버 인증을 위하여 RSA 공개키 알고리즘을 통하여 키 생성 및 분배가 이루어진다. 클라이언트와 서버간에 암호화 채널이 형성되면 카오스, SEED 및 DES 암호화 알고리즘을 통해 데이터의 암·복호화를 수행한다. 카오스 암호화 알고리즘은 기존의 비밀키 암호화 알고리즘들과 비교하여 속도와 비도 면에서 뛰어나다. 따라서 카오스 암호화 알고리즘을 적용한 웹 보안 시스템은 전자상거래, 인터넷 뱅킹 등에 널리 활용될 수 있을 것으로 사료된다.
최근 정보시스템 인프라에 대한 사이버 공격이 증가하면서 사용자 인증 기능이 무력화되는 현상이 지속적으로 발생하고 있다. 정보시스템에 내재된 보안 취약성은 날로 증가하고 있으며 이에 따라 정보시스템에 암호화 기술을 적용해야 할 필요성이 더욱 증대되고 있다. 본 연구는 초보자가 이해하고 적용하기 쉽지 않은 암호화 알고리즘의 업무현장 적용을 지원하기 위해 대칭키 알고리즘에 사용되는 한 원리인 Substitution Cipher Practice Model을 개발하여 제안한다. 이는 Vigenere Cipher라는알파벳 텍스트를 암호화 프로세스에 활용하는 방법이며 비교적 단순한 형태의 다중 알파벳이 암호화 업무용 프로그램으로 개발이 가능함을 보여준다. 본 연구에서 제안하는 암호화 응용 시스템은 단순한 형태의 다중 알파벳 대체 방법을 활용하여 암호화 테이블 생성, 암호화, 복호화의 3단계를 프레임워크로 통합한 응용 모델을 제시하는 것이다. 제안한 연구는 실험을 위해 통합 프로그램을 코딩하여 테이블 생성, 암호화 및 복호화의 세 단계 테스트를 진행했다. 이 연구 결과는 비교적 간단한 대체방법을 사용한 암호화 복호화가 광역네트워크 환경에서 실무에서 활용 가능함을 보여주고 있다.
LINK16은 고수준의 재밍을 갖는 전술네트워크 환경에서 성능 최대화를 위해 설계된 시스템이다. 본 논문에서는 항공통신 전술링크에 사용되는 암호통신에서 동기패턴의 전송성능을 분석하였다. 현재 LINK16 링크에서 운용되는 통신모드(표준 DP, P2SP, P2DP, P4mode)의 전송구조를 고찰하였으며, 암호통신과정에서 주파수간의 충돌확률 및 페이딩 채널에 대한 동기패턴의 영향, 전송성능 열화요인을 분석하였다.
스마트카드와 같은 정보보호용 디바이스에서 평문 데이터를 직접 암호화할 경우 누설되는 부채널 정보에 의해 사용되는 비밀 키가 노출될 수 있다. 특히, IoT 환경을 고려하여 설계된 LEA와 같은 경량 암호 알고리즘에서도 부채널 공격의 취약점이 발견되었다. 본 논문에서는 부채널 공격에 대응하기 위한 마스킹 기법을 소개하고 LEA 알고리즘에 적용할 수 있는 효율적인 마스킹 기법을 제안한다. 특히, 제안하는 산술-부울 마스킹 변환 기법은 256바이트 정도의 메모리가 필요하지만 연산 시간을 크게 감소시킴으로써 전체 암호 알고리즘의 수행 속도를 기존 알고리즘에 비해 약 17%정도 향상시킬 수 있다.
KSII Transactions on Internet and Information Systems (TIIS)
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제13권5호
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pp.2754-2767
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2019
Cloud computing is widely used in information spreading and processing, which has provided a easy and quick way for users to access data and retrieve service. Generally, in order to prevent the leakage of the information, the data in cloud is transferred in the encrypted form. As one of the traditional security technologies, access control is an important part for cloud security. However, the current access control schemes are not suitable for cloud, thus, it is a vital problem to design an access control scheme which should take account of complex factors to satisfy the various requirements for cipher text protection. We present a novel access control scheme based on proxy re-encryption(PRE) technology (PreBAC) for cipher text. It will suitable for the protection of data confidently and information privacy. At first, We will give the motivations and related works, and then specify system model for our scheme. Secondly, the algorithms are given and security of our scheme is proved. Finally, the comparisons between other schemes are made to show the advantages of PreBAC.
This paper describes a design of cryptographic processor that implements the AES (Advanced Encryption Standard) block cipher algorithm, "Rijndael". An iterative looping architecture using a single round block is adopted to minimize the hardware required. To achieve high throughput rate, a sub-pipeline stage is added by dividing the round function into two blocks, resulting that the second half of current round function and the first half of next round function are being simultaneously operated. The round block is implemented using 32-bit data path, so each sub-pipeline stage is executed for four clock cycles. The S-box, which is the dominant element of the round block in terms of required hardware resources, is designed using arithmetic circuit computing multiplicative inverse in GF($2^8$) rather than look-up table method, so that encryption and decryption can share the S-boxes. The round keys are generated by on-the-fly key scheduler. The crypto-processor designed in Verilog-HDL and synthesized using 0.25-$\mu\textrm{m}$ CMOS cell library consists of about 23,000 gates. Simulation results show that the critical path delay is about 8-ns and it can operate up to 120-MHz clock Sequency at 2.5-V supply. The designed core was verified using Xilinx FPGA board and test system.
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[게시일 2004년 10월 1일]
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