• 한국콘텐츠학회논문지
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• 제8권4호
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• pp.86-91
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• 2008

본 논문에서는 혼돈함수들 중 하나인 텐트함수의 변환을 수행하는 이산화된 8비트 텐트맵의 설계 절차를 보이기 위해서, 먼저 이산화 텐트맵의 진리표를 작성하였고, 진리표를 통해 구해진 간략화된 부울대수에 따라, 배타적 논리합 게이트만을 사용하여 이산화 맵을 실제 하드웨어로 구현하였다. 제안된 텐트맵 회로는 혼돈맵의 혼돈 특성에 따라8비트 유한 정밀도와 주기 8의 상태들을 발생시키는 궤환회로로 구성되었으며, 설계된 회로도를 제시하였다. 이산화된 텐트맵은 스트림 암호시스템의 키스트림 발생회로에서 혼돈 2진 순서들을 발생시키는데 새롭게 사용될 것이다.

• 한국정보통신학회논문지
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• 제15권10호
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• pp.2164-2170
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• 2011

최근 급격히 증가하는 정보량으로 인해 기업에서 필요한 스토리지 수요도 점차 증가하고 있다. 기존의 광선로를 이용한 SAN은 설치 및 유지비용 등의 문제로 인해 IP를 이용한 SAN환경으로 전환되고 있다. 그러나 IP 네트워크를 이용하게 됨으로써 기존의 TCP/IP 네트워크에서 발생하는 보안 취약점을 동일하게 가진다. 또한, 스토리지 트래픽의 기밀성을 위해 전송데이터를 암호화 하지만 기존에 사용하는 방식으로 10G이상 대규모 데이터트래픽을 처리할 수 없다. 이러한 네트워크 스토리지의 보안 취약점 및 암호화 속도 개선을 위해 본 논문에서는 병렬 워드기반 스트림암호(PS-WFSR)를 하드웨어로 구현하여 IP SAN 환경에 적용한 구조를 제안한다.

• Journal of the Optical Society of Korea
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• 제19권6호
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• pp.592-603
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• 2015

In this paper, an optical implementation of a novel asymmetrical cryptosystem combined with D-H secret key sharing and triple DES is proposed. The proposed optical cryptosystem is realized by performing free-space interconnected optical logic operations such as AND, OR and XOR which are implemented in Mach-Zehnder type interferometer architecture. The advantage of the proposed optical architecture provides dual outputs simultaneously, and the encryption optical setup can be used as decryption optical setup only by changing the inputs of SLMs. The proposed cryptosystem can provide higher security strength than the conventional electronic algorithm, because the proposed method uses 2-D array data, which can increase the key length surprisingly and uses 3DES algorithm, which protects against “meet in the middle” attacks. Another advantage of the proposed asymmetrical cryptosystem is that it is free to change the user’s two private random numbers in generating the public keys at any time. Numerical simulation and performance analysis verify that the proposed asymmetric cryptosystem is effective and robust against attacks for the asymmetrical cipher system.

• 전기학회논문지P
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• 제67권1호
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• pp.9-14
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• 2018

In this paper, we introduce an AES-based security chip for the embedded system of Internet of Things(IoT). We used Verilog HDL to implement the AES algorithm in FPGA. The designed AES module creates 128-bit cipher by encrypting 128-bit plain text and vice versa. RTL simulations are performed to verify the AES function and the theory is compared to the results. An FPGA emulation was also performed with 40 types of test sequences using two Altera DE0-Nano-SoC boards. To evaluate the performance of security algorithms, we compared them with AES implemented by software. The processing cycle per data unit of hardware implementation is 3.9 to 7.7 times faster than software implementation. However, there is a possibility that the processing speed grow slower due to the feature of the hardware design. This can be solved by using a pipelined scheme that divides the propagation delay time or by using an ASIC design method. In addition to the AES algorithm designed in this paper, various algorithms such as IPSec can be implemented in hardware. If hardware IP design is set in advance, future IoT applications will be able to improve security strength without time difficulties.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2010년도 춘계학술발표대회
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• pp.782-785
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• 2010

본 논문은 연속된 음성 신호를 전송로 상에 전송하기 위해 음성 신호를 G.711 표준 권고인 PCM으로 다중화한 후 고정 타임슬롯을 배정하여 전송하는 시스템에서 PCM 화된 디지털 음성 데이터를 실시간으로 암호화하여 전송하는 스트림 암호화 기법에 관한 것이다. 실시간으로 처리되는 음성 데이터의 암호화 시에는 하드웨어 방식이 적합한 데, 본 논문에서는 고정 타임슬롯을 배정받는 음성 데이터의 실시간 암호화 기법에 관한 것이다. 일반적으로 아날로그 음성 신호 코딩 시에 국내에서는 북미 방식인 ${\mu}-law$ 코딩 기법을 적용하는 데 이는 표본화한 음성 데이터를 양자화전에 압축하고 복호화 후 신장하는 비선형 양자화 기법을 적용하는 것으로 표본화된 값을 8 비트의 PCM 데이터로 변화하여 E1(2.048Mbps) 급 속도로 전송한다. 본 논문에서는 PCM 전송로 상에 전송되기 전의 직렬 입력 데이터를 암호화 장치를 거쳐 해당 타임슬롯에 해당하는 8 비트의 데이터를 실시간으로 암호화하여 전송로 상으로 전송하고 역으로 수신 단에서는 PCM 전송로를 거친 직렬 입력 데이터를 암호화된 타임슬롯을 판별하여 해당 타임슬롯의 데이터를 복호화하여 원래 데이터를 복원한다. 본 논문에서는 고정 타임슬롯을 배정받은 PCM 데이터를 암호화하여 전송한 후 수신 단에서 복호화 과정을 거친 후 타임슬롯 단위로 데이터 암호화/복호화가 가능함을 보여준다.

• 한국콘텐츠학회논문지
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• 제4권4호
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• pp.71-78
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• 2004

교통체계의 구성요소에 다양한 첨단기술을 접목시켜 체계적이며 효율적인 교통제어를 위하여 차세대 지능형 교통시스템(ITS ; Intelligent Transportation Systems)을 구축, 운영하기 위하여 많은 연구와 개발이 이루어지고 있다. 이러한 ITS 응용서비스 중에서 요금의 자동결재가 요구되는 다양한 전자 지불 형태의 서비스에는 정당한 통신 실체들간에 인증이 반드시 요구되고 있다. 본 논문에서는 단거리 전용통신을 이용하여 고속도로에서의 톨 요금 자동 결재에 있어 인증 기능이 처리되는 차량 탑재 장치와 노변장치의 무선구간에서 차량의 이동 속도, 각 장치에서의 암호 기능 처리 또는 이를 관할하는 요금 정산 시스템 등에서의 제한된 처리 속도를 고려한 효율적인 인증 및 세션키 설정 프로토콜을 포함하는 암호 메커니즘과 이틀을 이용한 전자지불시스템의 구현 방안을 제시한다. 특히, 국내에서 개발한 인증메커니즘인 EC-KCDSA와 암호화를 위한 SEED 암호 기법을 이용하여 무선망의 하나인 DSRC 환경의 ITS 서비스에 적용이 가능함을 확인할 수 있게 되었다.

• 정보보호학회논문지
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• 제23권5호
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• pp.859-865
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• 2013

스마트카드, 전자여권 등과 같은 내장형 장치(embedded system) 환경이 늘어나고, 민감한 데이터의 보안에 대한 수요가 증가함에 따라 다양한 부채널 공격에 대한 암호시스템의 안전한 구현이 중요시 되고 있다. 특히, 오류 주입공격은 암호 시스템 구현에 큰 위협 중 하나이며, 하나의 평문-암호문 쌍에 의해 전체 시스템의 안전성이 위협을 받을수 있기 때문에 암호시스템 구현자에 의해 심각하게 고려되어야 한다. 오류 주입 공격을 방지하는 몇몇 기술은 다양한 암호시스템을 위해 도입되었지만 여전히 classical RSA 암호시스템에 적용되는 실질적인 오류 주입 공격 대응책으로는 부족하다. 본 논문은 classical RSA 암호시스템을 위한 효율적인 오류 주입 공격 대응법을 제안한다. 제안하는 대응방법은 페르마의 정리를 사용하며 추가 연산이 적다는 이점이 있다.

• 한국정보통신학회논문지
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• 제13권6호
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• pp.1091-1098
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• 2009

본 연구에서는 홈 네트워킹 서비스를 위한 인증 시스템을 설계하고 이것을 실제 센서 노드에 적용하였다. 무선 센서 네트워크의 키 관리 기법인 대칭키 사전 분배방식과 계층적인 키 구조를 적용하여 인증키의 노출을 방지하였다. 또한 SPINS를 기반으로 CBC(cipher block chain) 방식의 RC5 암호화 알고리즘을 적용하여 인증키 및 데이터의 암호화를 수행하였다. 베이스 스테이션(BS)과 센서 노드로 실험 환경을 구축하였고, 각 센서 노드들은 수신된 데이터를 암호화된 인증키와 함께 BS로 전송하게 된다. 실험은 홈 네트워크 서비스에서 발생할 수 있는 보안 위협에 대한 시나리오를 설정하여 진행하였다. 이를 위해 TinyOS의 TOS_Msg 데이터 구조를 약간 변경하여 인증을 위한 8바이트의 인증키를 저장하고 각 센서 노드의 인증 및 데이터의 암호화를 가능하게 하였다. 이를 통해 다른 그룹의 센서노드와 BS 사이의 통신 및 악의적인 목적으로 추가된 센서 노드와의 통선으로 인한 오동작을 막을 수 있었고 생체신호와 같은 중요한 데이터를 전송하는 경우 암호화를 통한 안전한 홈 네트워킹 서비스가 가능함을 확인하였다.

• 융합보안논문지
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• 제19권3호
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• pp.71-79
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• 2019

스마트 자동차에 대한 수요가 급격하게 증가하고 있다. 3GPP와 5GAA와 같은 표준기구에서는 스마트 자동차를 위한 자율 주행 자동차를 포함한 커넥티드 카, 자동차 네트워크 인프라에 대한 표준 통신 프로토콜을 제시하고 있다. 하지만 이와 같이, 스마트 자동차 네트워크 환경에는 기존의 유선 통신 네트워크 보다 더욱 위험할 것으로 예상되는 보안 위협 요소들이 존재한다. 대표적으로 스마트 자동차의 주변 장치들이 신분을 위장하여 차량에 대한 위치정보, 개인 정보 등을 탈취할 수 있을 뿐만 아니라, 스마트 자동차 주변의 인프라 요소들이 공모하여 주행중인 자동차를 위험한 상황에 빠뜨려 생명에 위협을 가할 수도 있을 것이다. 이를 해결하기 위해서, 본 논문에서는 속성 기반 권한 위임 관리 기법과 임계치 암호 알고리즘을 사용해 공모 공격으로부터 안전한 시스템을 제안하였다. 제안한 시스템은 앞서 예로 제시한 공모 공격으로부터 안전할 수 있음을 의미론적 안전 모델을 사용해서 증명하였다.

• 전기전자학회논문지
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• 제23권2호
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• pp.388-394
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• 2019

블록암호 알고리듬 ARIA와 AES 그리고 해시 함수 Whirlpool을 단일 하드웨어로 통합 구현한 AAW(ARIA- AES-Whirlpool) 크립토 코어를 Cortex-M0 CPU에 슬레이브로 인터페이스한 보안 SoC(System-on-Chip) 설계에 대해 기술한다. AAW 크립토 코어는 ARIA, AES, Whirlpool의 알고리듬 특성을 이용한 하드웨어 공유를 통해 저면적으로 구현되었으며, 128-비트와 256-비트의 키 길이를 지원한다. 설계된 보안 SoC 프로토타입을 FPGA 디바이스에 구현하고, 하드웨어-소프트웨어 통합 검증을 하였다. AAW 크립토 코어는 5,911 슬라이스로 구현이 되었으며, AAW 크립토 코어가 포함된 AHB_Slave는 6,366 슬라이스로 구현되었다. AHB_Slave의 최대 동작 주파수는 36 MHz로 예측되었으며, ARIA-128, AES-128의 데이터 처리율은 각각 83 Mbps, 78 Mbps이고, Whirlpool 해시 함수의 512-비트 블록의 처리율은 156 Mbps로 평가되었다.