• 한국정보통신학회논문지
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• 제16권9호
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• pp.1892-1897
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• 2012

본 논문은 DVB-S2 기반 고속 LDPC 복호를 하기 위한 효율적인 CNU(Check Node Update) 계산방식에 대해 분석하였다. LDPC의 복호 속도는 CNU 계산 과정에 의존한다. 기존의 CNU 계산방식에서 LUT를 고려한 SP(Sum-Product)방식은 속도가 늦어지는 단점이 있다. 이에 본 논문에서는 SC-NMS(Self-Corrected Normalized Min-Sum) 방식을 제안한다. LUT 연산을 제거한 MS(Min-Sum) 방식에 정규화 계수 '${\alpha}$'를 곱하는 Normalized Min-Sum(NMS) 방식은 MP 방식보다 성능은 약간 감소하지만 critical path를 없애고 클럭 주기를 줄일 수 있어 구현에 있어서 고속화를 위한 효율적인 CNU 계산방식이다. 또한, 복호과정에서 반복 시 이전 반복에서의 엣지 값과 현재 반복에서의 엣지 값을 비교하여 부호가 바뀌면 신뢰성이 없음을 간주하여 현재 엣지에 "0"을 할당하는 SC(Self-Corrected) 방식을 연구하였다. SC-NMS 방식을 적용하여 시뮬레이션 한 결과, SC-NMS 방식은 SP 방식에 비해 0.1dB의 성능열화를 보였지만, 계산의 복잡도와 복호 속도를 고려했을 때, SC-NMS 방식이 최적의 CNU 계산 방식이라는 것을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 추계학술대회
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• pp.405-409
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• 2009

본 논문에서는 LLR (Log-Likelihood Ratio) 근사화가 LDPC (Low-Density Parity Check) 복호기의 성능에 미치는 영향을 분석하였으며, 이를 통해 LDPC 복호기의 최적 설계조건을 도출하였다. LLR 합-곱 (LLR sum-product) LDPC 복호 알고리듬을 근사화시킨 최소합 알고리듬 (Min-Sum Algorithm; MSA)을 Matlab으로 모델링한 후, 시뮬레이션을 통해 근사화 비트 폭과 최대 반복 복호 횟수에 따른 비트오율 (BER) 성능을 분석하였다. 모델링된 LDPC 복호기는 IEEE 802.11n 표준에 제안된 블록길이 1,944비트, 부호화율 1/2인 패리티 검사 행렬을 사용하였으며, QPSK 변조와 백색 가우시안 잡음채널 하에서 시뮬레이션 하였다. LLR 근사화에 따른 비트오율 성능을 분석한 결과, LLR 비트 폭은 (7,5)이고 반복복호 횟수는 7인 경우에 비트오률 성능이 가장 우수함을 확인하였다.

• 한국통신학회논문지
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• 제35권5C호
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• pp.423-431
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• 2010

본 논문에서는 저밀도 패리티 검사부호의 복호에서 발생하는 트랩핑 세트에 갇힌 오류를 정정할 수 있는 수정 합-곱 알고리즘을 제안한다. 원래 합-곱 알고리즘과는 달리 제안된 방법은 반복복호의 실패 원인이 트랩핑 세트인지를 판단하는 과정과 트랩핑 세트에 갇힌 오류를 정정하는 2단계 복호과정으로 구성된다. 수정 합-곱 알고리즘에서는 트랩핑 세트에 포함된 변수노드를 검색하기 위하여 실패 검사노드 집합과 경판정 비트들의 천이패턴을 이용한다. 그리고 검색된 변수노드의 정보를 반전시킨 다음 합-곱 알고리즘을 수행함으로써 트랩핑 세트에 갇힌 오류를 정정한다. 모의실험 결과 제안된 복호알고리즘은 신호 대 잡음비의 증가에 따라 지속적으로 향상되는 오류성능을 보인다. 따라서 수정 합-곱 알고리즘은 저밀도 패리티 검사부호에서 발생하는 오류마루 현상을 현저히 감소시키거나 거의 제거할 수 있는 것으로 사료된다.

• 한국통신학회논문지
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• 제37A권11호
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• pp.972-978
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• 2012

LDPC(low density parity check)부호는 합-곱 알고리즘 기반의 반복복호를 통해 Shannon 한계에 근접하는 성능을 보인다. 합곱 알고리즘에서 체크노드와 비트노드의 확률 및 부가정보의 갱신 순서는 스케쥴링 방법에 따라 달라지며 그에 따라 오류정정능력이나 반복복호의 횟수가 달라진다. 기존에 제안된 순차 BP 알고리즘을 사용한 LDPC의 복호는 표준 BP 알고리즘을 바탕으로 복호를 수행했을 경우에 비해 적은 평균반복복호 횟수에도 불구하고 좋은 성능을 가진다고 알려져 있다. 하지만 기존의 연구들에서는 이러한 성능 차이의 원인에 대한 연구는 미비하다. 따라서 본 논문에서는 두 알고리즘의 적용에 따른 LDPC 복호의 성공 여부에 따라 4가지 경우로 분류하고 각 경우를 비교한다. 이를 통해 두 알고리즘의 성능 차이의 원인을 분석하고 그 결과로 성능 차이의 원인이 패리티 검사행렬 내부의 사이클을 구성하는 비트노드들의 확률 값을 갱신할 때 알고리즘에 따른 갱신 과정의 차이에 있음을 보인다.

• 대한수학회보
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• 제55권6호
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• pp.1691-1701
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• 2018

New inclusion sets are obtained for the eigenvalues of real matrices for which the all 1's vector is an eigenvector, i.e., the constant row-sum real matrices. A number of examples are provided. This paper builds upon the work of the authors in [7]. The results of this paper are in terms of $Ger{\check{s}}gorin$ discs of the second type. An application of the main theorem to bounding the algebraic connectivity of connected simple graphs is obtained.

• JSTS:Journal of Semiconductor Technology and Science
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• 제12권1호
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• pp.24-33
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• 2012

This paper describes a multi-mode LDPC decoder which supports 19 block lengths and 6 code rates of Quasi-Cyclic LDPC code for Mobile WiMAX system. To achieve an efficient implementation of 114 operation modes, some design optimizations are considered including block-serial layered decoding scheme, a memory reduction technique based on the min-sum decoding algorithm and a novel method for generating the cyclic shift values of parity check matrix. From fixed-point simulations, decoding performance and optimal hardware parameters are analyzed. The designed LDPC decoder is verified by FPGA implementation, and synthesized with a $0.18-{\mu}m$ CMOS cell library. It has 380,000 gates and 52,992 bits RAM, and the estimated throughput is about 164 ~ 222 Mbps at 56 MHz@1.8 V.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 춘계학술대회
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• pp.798-801
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• 2010

본 논문에서는 IEEE 802.11n 표준에 제시된 3가지 블록길이(648, 1,296, 1,944)를 지원하는 효율적인 LDPC (Low-Density Parity Check) 복호기 구조를 제안한다. LDPC 복호기의 핵심 블록인 DFU(Decoding Function Unit)의 연산 복잡도와 하드웨어 복잡도를 효율적으로 감소시킬 수 있도록 최소합 알고리듬과 블록직렬 방식의 layered 구조를 적용하였다. 또한 효율적인 다중 블록길이의 구현을 위해 PCM 값을 저장하는 H-ROM의 최적화 방법을 제안하였으며, 이를 통해 ROM의 크기를 약 42% 감소시켰다. 또한, 레이어 간의 효율적인 메모리 읽기/쓰기 방법을 적용하여 복호기 동작을 최적화시켰다.

• International Journal of Fuzzy Logic and Intelligent Systems
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• 제16권4호
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• pp.318-322
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• 2016

A quad-copter or quad rotor system is an unmanned flying machine having four engines, which their thrust force is produced by four propellers. Its stable control is very important and has widely been studied. It is a typical example of a nonlinear system. So, it is difficult to get a desired control performance by conventional control algorithms. In this paper, we propose the design of a vectored sum defuzzification based fuzzy logic system for the hovering control of a quad-copter. We first summarize its dynamics and introduce a vectored sum defuzzification scheme. And then we design a vectored sum defuzzification based fuzzy logic system. for the hovering control of the quad-copter. Finally, in order to check the feasibility of the proposed system we present some simulation examples.

• 한국통신학회논문지
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• 제28권10C호
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• pp.936-941
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• 2003

최근에 소개된 density evolution 기법은 sum-product 알고리즘에서 LDPC 부호가 갖는 성능의 한계를 분석하였다[1]. 또한. Iterative decoding 알고리즘에서 전달되는 정보가 Gaussian 확률분포를 갖는 점을 이용하여 기존의 density evolution 기법을 단순화 시킨 연구결과가 소개되었다[2]. 한편. LDPC 부호의 한계 성능을 sum-product가 아닌 min-sum 알고리즘에서 분석한 결과가 최근에 발표되었다[3]. 본 논문에서는 이러한 일련의 연구 결과를 바탕으로 min-sum 알고리즘을 이용하면서 Gaussian 확률 분포 특성을 이용한 density evolution 기법을 소개한다. 제안된 density evolution 기법은 기존의 방법보다 적은 계산으로 정확한 threshold를 구할 수 있으며. 그 결과가 numerical simulation 결과와 잘 일치함을 나타내었다.

• 한국통신학회논문지
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• 제41권9호
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• pp.1095-1102
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• 2016

본 논문에서는 single parity check 부호(SPC)를 포함하는 3차원 turbo product 부호(TPC)의 효율적인 복호 기법을 제안한다. 일반적으로 TPC의 부호율을 극대화하기 위한 목적으로 부호 길이가 짧은 축에서 SPC 부호를 적용한다. 그러나 SPC 부호가 오류 정정 능력이 없는 부호이기 때문에 3차원 TPC를 Chase-Pyndiah 복호 알고리즘만으로 복호할 경우, 2차원 TPC에 비하여 성능 개선이 거의 발생하지 않는다. 본 논문에서는 이를 개선하기 위해 다음의 2가지 기법을 복호 과정에 적용하였다. 우선 SPC 부호로 이루어진 축에서는 구현 복잡도를 낮추기 위하여 $min^*$-sum 알고리즘을 복호 방법으로 적용하였으며, 반복 복호 방식으로는 성능 개선을 위해 직렬 복호 방식을 변형한 방식을 이용하였다. 마지막으로 이를 적용한 TPC 시뮬레이터의 성능을 비교 분석하고, 실제 하드웨어 구현과정에서 고려해야 할 부분을 소개한 후, VHDL을 이용하여 3차원 TPC를 설계하였다.