• 제목/요약/키워드: Carry ripple

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고비도 공개키 암호화 프로세서에 적합한 이진 덧셈기의 구조 연구 (Design of a Binary Adder Structure Suitable for High-Security Public Key Cryptography Processor)

  • 문상국
    • 한국정보통신학회논문지
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    • 제12권11호
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    • pp.1976-1979
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    • 2008
  • 현재까지 이진 덧셈기에 대한 연구는 다양한 방법으로 연구되었다. 비동기식 덧셈기들의 최악 지연시간과 평균 지연시간에 대한 연구에 의하면, 하이브리드 구조의 캐리선택 덧셈기가 리플캐리 덧셈기에 비해 32비트 비동기 MSC 프로세서에서 17%, 64비트 마이크로프로세서에서 23%의 성능 향상을 보였다. RSA와 같이 복잡하고 고성능의 연산을 필요로 하는 프로세서 시스템에서 는 가장 기본적인 연산을 수행하는 덧셈기에 대한 최적화가 필수적이다. 현재까지 다양한 구조와 여러 가지 방법으로 덧셈기에 대한 면적과 지연시간에 대한 연구는 덧셈 방식이나 덧셈기 구조에 대한 것이 대부분이었다. 본 논문에서는 자동 합성 측면에서 덧셈기의 성능을 분석하고 설계하였다. 덧셈기를 소그룹으로 나누어 각 소그룹에 대한 크기 차이와 합성 방법에 따라서 구현된 덧셈기들의 성능 및 소요면적을 분석하여 복잡한 대단위 연산을 요하는 공개키 암호화프로세서에 적합한 최적화된 덧셈기의 구조를 제안한다.

트위스티드 다이오드 연결 구조를 이용한 저전압 스윙 도미노 로직 (A New Small-Swing Domino Logic based on Twisted Diode Connections)

  • 안상윤;김석만;장영조;조경록
    • 전자공학회논문지
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    • 제51권4호
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    • pp.42-48
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    • 2014
  • 본 논문에서는, 트위스티드 연결구조를 이용한 새로운 저전압 스윙 도미노 로직 회로를 제안한다. 제안된 회로의 출력스윙 범위는 트위스티드 트랜지스터의 사이즈와 출력 캐패시턴스의 크기에 따라 조절가능하다. 제안된 회로를 적용한 리플캐리덧셈기(Ripple Carry Adder)는 도미노 CMOS로직에 비해 전력소비는 37%감소했고 전력 지연 곱(power-delay product)은 43%감소했다.

라즈베리파이 기반 다기능 RC카 컨트롤러 (Raspberry-based multi-function RC car controller)

  • 이명균;이용수;김정준
    • 한국인터넷방송통신학회논문지
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    • 제18권2호
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    • pp.149-156
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    • 2018
  • 현재 RC카는 남녀노소를 불문하고 정밀한 컨트롤과 질주 본능을 느끼고 싶어하는 모든 사람이 참여할 수 있는 하나의 문화로써 자리잡게 되었다. 또한 RC카는 직접 차량을 운전하면서 느끼는 체감을 작고 가벼운 몸체 하나로 경험할 수 있다는 것을 이유로 많은 사람들에게 주목받고 있다. 이러한 트렌드에 맞춰 다양한 개발 회사들은 각각의 환경에 맞는 주행, 속도 개선와 같은 기능적인 부분과 그 정교함에 초점을 두어 개발하고 있다. 물론, 주행 성능만으로도 굉장한 파급 효과를 불러올 수 있지만, RC카를 가지고 할 수 있는 것은 부품 변경, 모터 개조 정도 밖에 없다. 따라서, 라즈베리파이 기반의 RC카를 제작해 어플리케이션으로 컨트롤 하고 센서 인식을 통한 다양한 기능의 추가와 웹 캠을 사용해 얻을 수 있는 영상 정보를 통한 주행을 할 수 있는 RC카를 개발한다. 작은 RC카 한 대로 사람이 진입할 수 없는 다양한 건설,사고 현장에서 움직이는 로봇으로써의 사용과 사용자들의 흥미를 이끌 수 있을 만한 기능을 겸비할 수 있도록 연구를 수행한다.

Health Impact Assessment of Free Immunization Program in Jinju City, Korea

  • Kim, Keon-Yeop;Jeon, So-Youn;Jeon, Man-Joong;Lee, Kwon-Ho;Lee, Sok-Goo;Kim, Dong-Jin;Kang, Eun-Jeong;Bae, Sang-Geun;Kim, Jin-Hee
    • Journal of Preventive Medicine and Public Health
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    • 제45권4호
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    • pp.267-275
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    • 2012
  • Objectives: This study was conducted to assess the potential health impacts and improve the quality of the free immunization program in Jinju City by maximizing the predicted positive health gains and minimizing the negative health risks. Methods: A steering committee was established in September 2010 to carry out the health impact assessment (HIA) and began the screening and scoping stages. In the appraisal stage, analysis of secondary data, a literature review, case studies, geographic information systems analysis, a questionnaire, and expert consultations were used. The results of the data collection and analyses were discussed during a workshop, after which recommendations were finalized in a written report. Results: Increased access to immunization, comprehensive services provided by physicians, the strengthened role of the public health center in increasing immunization rates and services, and the ripple effect to other neighboring communities were identified as potential positive impacts. On the other hand, the program might be inaccessible to rural regions with no private clinics where there are more at-risk children, vaccine management and quality control at the clinics may be poor, and vaccines may be misused. Recommendations to maximize health gains and minimize risks were separately developed for the public health center and private clinics. Conclusions: The HIA provided an opportunity for stakeholders to comprehensively overview the potential positive and negative impacts of the program before it was implemented. An HIA is a powerful tool that should be used when developing and implementing diverse health-related policies and programs in the community.

새로운 저전력 전가산기 회로 설계 (A Novel Design of a Low Power Full Adder)

  • 강성태;박성희;조경록;유영갑
    • 전자공학회논문지SC
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    • 제38권3호
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    • pp.40-46
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    • 2001
  • 본 논문에서는 10개의 트랜지스터를 이용한 새로운 저전력 전가산기의 회로를 제안한다. 회로는 six-transistor CMOS XOR 회로를 기본으로 하여 XOR 출력뿐만 아니라 XNOR 출력을 생성하며, 전가산기를 구성하는 트랜지스터의 수를 줄임과 동시에 단락회로를 없앰으로써 저전력 설계에 유리하게 하였다. 실측 회로의 크기 평가를 위해서 0.65 ${\mu}m$ ASIC 공정으로 의해 레이아웃을 하고 HSPICE를 이용해서 시뮬레이션을 하였다. 제안한 가신기의 셀을 이용하여 2bit, 8bit 리플 캐리 가산기를 구성하여 소비 전력, 지연 시간, 상승시간, 하강시간에 대한 시뮬레이션 결과로 제안한 회로를 검증하였다. 25MHz부터 50MHz까지의 클럭을 사용하였다. 8bit 리플 캐리 전가산기로 구현하였을 때의 소모되는 전력을 살펴보면 기존의 transmission function full adder (TFA) 설계보다는 약 70% 정도, 그리고 14개의 transistor (TR14)[4]를 쓰는 설계보다는 약 60% 우수한 특성을 보이고 있다. 또한 신호의 지연시간은 기존의 회로, TFA, TR14 보다 1/2배 정도 짧고, 선호의 상승시간과 하강 시간의 경우는 기존 회로의 2${\sim}$3배 정도 빠르게 나타났다.

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