• 한국정보통신학회논문지
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• 제20권12호
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• pp.2317-2325
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• 2016

본 논문은 reference driver를 이용한 10비트 10MS/s 축차근사형(SAR: Successive Approximation Register) 아날로그-디지털 변환기(ADC: Analog-to-Digital Converter)를 제안한다. 제안하는 SAR ADC는 커패시터형 디지털-아날로그 변환기(CDAC: Capacitive Digital-to-Analog Converter), 비교기, SAR 로직, 그리고 공급 전압 노이즈에 대한 내성을 향상시키는 reference driver로 구성된다. ${\pm}0.9V$의 아날로그 입력전압을 가지는 SAR ADC를 위해 reference driver는 0.45V, 1.35V의 기준 전압을 생성한다. 설계된 SAR ADC는 $0.18{\mu}m$ CMOS 공정을 이용하여 제작되었으며 1.8V의 공급전압을 사용하였다. 제안된 SAR ADC는 reference driver를 이용하여 +/- 200mV의 공급 전압 변화에서도 ${\pm}0.9V$의 입력 범위를 유지한다. 10MS/s의 샘플링 주파수에서 5.32mW의 전력을 소모한다. 측정된 ENOB는 9.11 비트 이며, DNL과 INL은 각각 +0.60/-0.74 LSB와 +0.69/-0.65 LSB이다.

• 한국산학기술학회논문지
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• 제21권10호
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• pp.1-7
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• 2020

최근 LED 디스플레이 시스템이 활발히 보급됨에 따라서 시스템 구동을 위한 LED 드라이버의 효과적인 제어방법에 대한 연구가 진행 중이다. 그 중에 가장 대표적인 것이 LED Driver 채널의 균일한 밝기 제어이다. 본 논문 에서는 채널 휘도 편차 최소화를 위한 전류보상 및 시스템 보호 기능을 갖는 BLU용 LED driver IC를 제안하였다. 제안하는 LED Driver IC는 채널 간 ±3% 이내의 current accuracy와 150mA 채널 전류를 목표로 설계하였다. 설계 사양을 만족시키기 위해 채널 구동 PWM 신호를 이용한 chopping 동작을 수행하도록 하여 채널 앰프 옵셋을 상쇄할 수 있도록 하였다. 또한 pre-charge기능을 구현하여 빠른 동작 속도와 채널간 휘도 편차를 최소화할 수 있도록 하였다. LED에러(오픈, 쇼트), 스위치 TR 쇼트 감지 및 동작 온도 보호 회로를 설계하여 IC 및 BLU시스템을 보호할 수 있도록 하였다. 제안된 IC는 Cadence 및 Synopsys사의 Design Tool을 사용하여 설계 하였으며, Magnachip 0.35um CMOS 공정을 사용하여 제작되었다. 제작된 LED driver IC는 채널 간 ±1.5% 이내의 current accuracy와 150mA 채널 출력특성을 만족하였으며, 평가 보드를 통해 에러 검출 회로들이 정상 동작함을 확인하였다.

• 대한전자공학회논문지SD
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• 제47권12호
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• pp.31-38
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• 2010

본 논문에서는 QVGA급 LCD Driver IC(LDI)의 그래픽 메모리를 설계한다. 저면적을 위해 pseudo-SRAM 구조로 설계하고, 센싱 특성 개선과 line-read 동작 시 구동력 향상을 위해 bit line을 분할한 cell array 구조를 적용한다. 또한, C-gate를 이용한 저면적의 충돌방지 회로를 사용하여 그래픽 메모리의 line-read/self-refresh 동작과 기존의 write/read 동작 상호간의 충돌을 효과적으로 제어하는 방식을 제안한다. QVGA급 LDI의 그래픽 메모리는 $0.18{\mu}m$ CMOS공정을 이용하여 트랜지스터 레벨로 설계하고 회로 시뮬레이션을 통해 그래픽 메모리의 write, read, line-read, self-refresh 등의 기본 동작을 확인하고, 제안된 충돌방지 블록에 대한 동작을 확인하였다. 개선된 cell array를 통해 bit/bitb line 전압차 ${\Delta}V$는 약 15% 증가하고, bit/bitb line의 charge sharing time $T_{CHGSH}$는 약 30% 감소하여 센싱 특성이 향상되었으며, line-read 동작 시 발생하는 전류는 약 40% 크게 감소되었다.

• 대한전자공학회논문지SD
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• 제48권12호
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• pp.31-36
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• 2011

본 논문은 0.13um CMOS 공정에서 적층출력드라이버 ESD 내성에 대하여 조사 하였다. 실제적인 I/O 시스템과 유사하게 프리-드라이버와 파워 클램프를 포함한 적층출력드라이버 회로를 구현하였다. 프리-드라이버 입력 연결 방법과 적층출력드라이버의 NMOS 크기에 따라 8가지 회로를 구성하였으며, TLP 실험을 통해서 HBM 내성을 조사하였다. 그 결과 프리-드라이버의 입력에 전원전압을 인가하고 적층출력드라이버는 가급적 유사한 크기로 진행한 조건이 다른 조건들 보다 높은 항복전류와 항복전압을 보여주었다. 이 테스트 결과를 토대로, 적층출력드라이버의 ESD 내성을 향상시킬 수 있는 설계 가이드를 제안하였다.

• 한국산학기술학회논문지
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• 제21권12호
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• pp.702-708
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• 2020

최근 LED 디스플레이 시스템의 대형화에 따라서 시스템의 효과적인 전력 제어 방법에 대한 연구가 진행 중이다. 그 중에서 본 논문에서는 BLU(Backlight unit)시스템의 채널 별 LED 특성차에 기인한 전력 손실을 최소화하기 위한 전력 제어 방법을 제안하였다. 제안된 전력 제어 기능을 갖는 LED 드라이버 IC는 전 채널의 정전류 동작이 가능한 최소 headroom 전압을 검출 후 DC-DC 컨버터 출력을 선형적으로 제어하여, 불필요한 추가 전압에 따른 전력 소모를 최소화 할 수 있도록 하였다. 또한 채널 별 전압 감지 비교기와 기준 전압 생성 회로가 필요하지 않아서 집적 회로 구현시 칩사이즈 감소 및 안정화 측면에서 큰 장점을 갖는다. 제안된 전력 제어 기능 동작을 검증하기 위해서, DC-DC 내장형 전력제어 LED driver IC를 Cadence 및 Synopsys사의 Design Tool을 사용하여 설계하였으며, Magnachip 0.35um 5V/40V CMOS 공정을 사용하여 제작하였다. 제작된 IC실험을 통해서 제안된 전력 제어 방법이 BLU시스템의 최소 필요 전압을 정상적으로 제어함을 확인하였다.

• 한국통신학회논문지
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• 제40권7호
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• pp.1347-1353
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• 2015

$0.13-{\mu}m$ CMOS 공정기술을 이용하여 10 Gb/s 4채널 수직공진 표면 광레이저 (VCSEL) 드라이버 어레이를 구현하였다. 높은 전류 해상도, 전력 소모 및 칩 면적의 향상을 위해 시분할 센싱기법을 사용한 디지털 APC/AMC가 최초로 채택되었다. 측정된 -3 dB 주파수 대역폭은 9.2 GHz이고, 소신호 이득은 10.5 dB, 그리고 전류 해상도는 폭넓은 온도 범위에 대해 10 Gb/s 까지 안정한 파장동작을 위한 1 mA/step이다. 제안된 APC/AMC는 5 ~ 20 mA 의 바이어스 전류 제어 및 5 ~ 20 mA 의 변조전류제어를 입증하였다. 4 채널 칩 소모전력은 최대 바이어스 및 변조전류 하에서 371 mW, 칩 사이즈는 $3.71{\times}1.3mm^2$이다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.1185-1188
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• 2003

This paper describes a design for a 2.5Gb/s serial data link CMOS transceiver based on the InfiniBand$^{TM}$ specification. The transceiver chip integrates data serializer, line driver, Tx PLL, deserializer, clock recovery, and lock detector. The designed transceiver is fabricated in a 0.25 ${\mu}{\textrm}{m}$ CMOS mixed-signal, 1-poly, 5-metal process. The first version chip occupies a 3.0mm x 3.3mm area and consumes 450mW with 2.5V supply. In 2.5 Gbps, the output jitter of transmitter measured at the point over a 1.2m, 50Ω coaxial cable is 8.811ps(rms), 68ps(p-p). In the receiver, VCO jitter is 18.5ps(rms), 130ps(p-p), the recovered data are found equivalent to the transmitted data as expected. In the design for second version chip, the proposed clock and data recovery circuit using linear phase detector can reduce jitter in the VCO of PLL.L.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.795-798
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• 2003

In this paper, a CMOS Tx RF/IF single chip for PCS applications is designed. The chip consumes 84mA from a 3V supply and the layout area without pads is 1.6mm$\times$3.5mm. Simulation results show that the RF block composed of a SSB RF block and a driver amplifier exhibits a gain of 14.8dB and an OIP3 of 7dBm. The image and carrier suppressions are 35dBc and 31dBc, respectively. The designed circuits are under fabrication using a 0.35${\mu}{\textrm}{m}$ CMOS process.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 합동 추계학술대회 논문집 정보 및 제어부문
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• pp.609-612
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• 2002

In this paper, a 12-bit 100-MHz CMOS current steering digital-to-analog converter is designed. In the D/A converter, a driver circuit using a dynamic latch is implemented to obtain low glitch and thermometer decoder is used for low DNL errors, guaranteed monotonicity, reduced stitching noise. And a threshold voltage-compensated current source. The D/A converter is designed with 0.35-$\mu m$ CMOS technology at 3.3 V power supply and simulated with HSPICE. The maximum power dissipation of the designed DAC is 143 mW.

• 한국전기전자재료학회논문지
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• 제19권11호
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• pp.994-999
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• 2006

For low-cost embedded EEPROM, in this paper, single polysilicon EEPROM and n-channel high-voltage LDMOST device are developed in a $0.25{\mu}m$ standard CMOS logic process. Using these devices developed, the EEPROM chip is fabricated. The fabricated EEPROM chip is composed of 1 Kbit single polysilicon EEPROM away and high voltage driver circuits. The program and erase characteristics of the fabricated EEPROM chip are evaluated using 'STA-EL421C'. The fabricated n-channel high-voltage LDMOST device operation voltage is over 10 V and threshold voltage window between program and erase states of the memory cell is about 2.0 V.