• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2003년도 ICCAS
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• pp.970-973
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• 2003

Abstract An idea to redce the direct-path short circuit current of the CMOS digital integrated circuit is present. The sample circuit model of the CMOS digital circuit is the CMOS current-control digital output driver circuit, which are also suitable for the low voltage supply integrated circuits as the simple digital inverter, are present in this title. The circuit consists of active MOS load as the current control source, which construct from the saturated n-channel and p-channel MOSFET and the general CMOS inverter circuits. The saturated MOSFET bias can control the output current and the frequency response of the circuit. The experimental results show that lower short circuit current control can make the lower frequency response of the circuit.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권5호
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• pp.423-429
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• 2013

A 6-Gb/s differential voltage mode driver is presented whose output impedance and pre-emphasis level can be controlled independently. The voltage mode driver consists of five binary-weighted slices each of which has four sub-drivers. The output impedance is controlled by the number of enabled slices while the pre-emphasis level is determined by how many sub-drivers in the enabled slices are driven by post-cursor input. A prototype transmitter with a voltage-mode driver implemented in a 65-nm CMOS logic process consumes 34.8-mW from a 1.2-V power supply and its pre-emphasized output signal shows 165-mVpp,diff and 0.56-UI eye opening at the end of a cable with 10-dB loss at 3-GHz.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
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• pp.53-56
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• 2001

With the ever increasing clock frequency and integration level of CMOS circuits, I/O(input/output) and interconnect issues are becoming a growing concern. In this thesis, we propose the 2.5Gbps high speed input driver This driver consists of four different blocks, which are the high speed serializer , PECL(pseudo emitter coupled logic) Line Driver, PLL(phase lock loop) and pre-emphasis signal generator. The proposed pre-emphasis block will compensate the high frequency components of the 2.5Gbps data signal. Using the pre-emphasis block, we can obtain 2.5Gbps data signal with differential peak to peak voltage about 900 m $V_{p.p}$ This driver structure is on fabrication in 2.5v/10.25um 1poly, 5metal CMOS process.

• 한국통신학회논문지
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• 제25권5B호
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• pp.974-984
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• 2000

전압 강하 변환기의 구동 회로를 제안하였다. 구동 회로의 load regulation 특성을 개선하기 위하여 적응 바이어스(adaptive biasing) 개념을 제안하였고 이 개념을 도입한 NMOS 구동 회로를 설계하였다. 적응 바이어스 전류 구동 개념이 적용된 NMOS 구동 회로는 구동단에서의 밀러(Miller) 효과가 없으므로 위상 여유가 크고 안정된 주파수 특성을 보여주고 있다. NMOS 구동단은 같은 구동 전류를 흘려줄 경우 PMOS 구동단에 비해 훨씬 적은 트랜지스터 크기 비로 설계 제작이 가능하므로 칩 면적을 크게 줄일 수 있으며 PMOS 구동단에서의 같은 보상 커패시터나 보상 추로 회로가 없다. 제안된 회로는 0.8 $\mu\textrm{m}$ CMOS 공정 기술을 이용하여 구현되었으며 설계가 간단하고, 대기 전력(quiescent power)이 60 ㎼로 측정되었다. 전체 크기는 150 $\mu\textrm{m}$$\times$ 360 $\mu\textrm{m}$이고 100$\mu\textrm{A}$부터 50 ㎃ 까지의 구동 전류 변화 조건하에서 5.6 ㎷의 load regulation 값을 얻었다.

• 대한전자공학회논문지SD
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• 제44권10호
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• pp.61-66
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• 2007

본 논문에서는LCD (Liquid Crystal Display) source driver IC에서 사용되는 고전압 op-amp의 출력 편차를 개선하기 위하여 전압 이득을 향상한 CMOS rail-to-rail 입/출력 op-amp를 제안하였다. 제안된 op-amp는 15 V 이상의 고전압 MOSFET의 과도한 channel length modulation에 의한 전압 이득의 감소로 offset 전압이 커지는 문제를 해결하기 위하여 cascode 구조를 갖는 floating current source 및 class-AB control단을 채용하고 있다. 제안된 op-amp는 HSPICE 시뮬레이션을 통하여 전압 이득이 기존 대비 30 dB 향상됨을 확인하였으며, onset 전압은 기존 6.84 mV에서 $400\;{\mu}V$ 이하로 개선됨을 확인하였다. 또한, 제안된 op-amp가 적용된 LCD source driver IC의 실측 결과 출력 편차는 기존 대비 2 mV 향상됨을 확인하였다.

• 대한전자공학회논문지SD
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• 제46권10호
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• pp.31-39
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• 2009

본 논문은 전력선 통신용(PLC) SoC ASIC으로 내장된 Analog Front-end(AFE)를 바탕으로 낮은 소비 전력과 저 가격을 달성할 수 있었으며, CMOS공정으로 구현된 AFE와, 1.8V동작의 Core Logic구동용 LDO, ADC, DAC와 IO pad를 구동하기 위한 LDO로 구성되어 있다. AFE는 Pre-amplifier, Programmable gain Amplifier와 10bit ADC의 수신 단으로 구성되며, 송신 단은 10bit differential DAC, Line Driver로 구성되어 있다. 본 ASIC은 0.18 um 1 Poly 5 Metal CMOS로 구현 되었으며, 동작전압은 3.3 V단일 전원만 사용하였고, 이때 소모 전력은 대기 시에 30mA이며, 동작 시 전력은 300mA으로 에코 디자인 요구를 만족하게 하였다. 본 칩의 Chip size는 $3.686\;{\times}\;2.633\;mm^2$ 이다.

• 한국정보통신학회논문지
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• 제23권8호
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• pp.966-974
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• 2019

본 연구에서는 저전력 영역에서의 효율을 개선하기 위해 바이패스 구조를 갖춘 2.4GHz CMOS 전력 증폭기를 제안한다. 바이패스 구조를 설계하기 위해, 구동 증폭단의 공통 게이트 트랜지스터를 두 개로 분할하였다. 공통 게이트 트랜지스터 중 하나는 고출력 전력 모드를 위한 전력단을 구동하도록 설계된다. 다른 공통 게이트 트랜지스터는 저출력 전력 모드를 위해 전력단을 바이 패스하도록 설계하였다. 측정 된 최대 출력은 20.35 dBm이며 효율은 12.10 %이다. 11.52 dBm의 측정 된 출력에서 효율은 전력증폭단을 바이 패스함으로써 1.90 %에서 7.00 %로 향상됨을 확인하였다. 측정 결과를 바탕으로 제안 된 바이 패스 구조의 타당성을 성공적으로 검증 하였다.

• 대한전자공학회논문지SD
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• 제40권7호
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• pp.474-480
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• 2003

We designed and tested a new scan driver output stage. Compared to conventional CMOS structured scan driver IC′s, the new NMOSFET-only scan driver circuit can reduce the chip area and therefore, the chip cost considerably. We confirmed the circuit operation with open drain power NMOSFET IC′s by driving 2"PDP test panel. We defined critical device parameters and their optimization methods lot the best circuit performance.

• 한국정보통신학회논문지
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• 제16권5호
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• pp.1009-1014
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• 2012

본 논문은 LTE-Advanced 시스템에 적용할 수 있는 2,500 MHz~2,570 MHz 대역 0.13-${\mu}m$ CMOS RF front-end 송신기를 제안하며 I/Q 상향주파수변환기와 구동증폭기로 구성되어있다. 상향주파수변환기는 우수한 선형특성을 얻기 위해 공진회로를 부하로 사용하였으며 국부발진신호의 누설을 줄이기 위해 전류 보상회로를 사용하였다. 또한, 제안하는 구동증폭기는 높은 전류 효율과 우수한 선형특성을 확보하기 위해 Class AB 바이어스 상태로 설계되었다. 측정 결과 제안하는 RF front-end 송신기는 최대 +6 dBm의 출력 파워를 제공하며, +0 dBm 출력 시 이미지 신호 및 국부 발진 누설 신호와 40 dBc의 차이를 보인다. 제작된 칩은 1.2 V의 공급 전압으로부터 36 mA 전류를 소모한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.1141-1144
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• 1998

A new design methodology for the shortchannel CMOS IC-package is presented. It is developed by representing the package inductance with an effective lumpedinductance. The worst case maximum-simultaneous-switching noise (SSN) and gate propagation delay due to the package are modeled in terms of driver geometry, the maximum number of simultaneous switching drivers, and the effective inductance. The SSN variations according to load capacitances are investigated with this model. The package design techniques based on the proposed guidelines are verified by performing HSPICE simulations with the $0.35\mu\textrm{m}$ CMOS model parameters.