• 한국정보통신학회논문지
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• 제15권4호
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• pp.897-904
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• 2011

본 논문에서는 CMOS 능동 인덕터를 이용하여 1.8GHz PCS 대역과 2.4GHz WLAN 대역에서 동조가 가능한 저잡음 증폭기의 새로운 회로구조를 제안하였다. CMOS 능동 인덕터 부하를 이용하는 저잡음 증폭기의 높은 잡음지수를 줄이기 위한 회로구조와 잡음지수를 더욱 감소시키기 위한 잡음상쇄기법을 적용하고 해석하였다. 이 동조가능 저잡음 증폭기를 $0.18{\mu}m$ CMOS 공정기술로 시뮬레이션을 수행한 결과는 잡음성능이 약 3.4dB 향상된 것을 보여주며, 이는 주로 제안된 새로운 회로구조에 기인한다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 추계학술대회
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• pp.647-648
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• 2016

본 논문에서는 차량용 레이더를 위한 저 전력 24GHz CMOS 저 잡음 증폭기를 제안한다. 이러한 회로는 1.8볼트 전원에서 동작하며, 저 전력에서도 높은 전압 이득과 낮은 잡음지수를 가지도록 설계되어 있다. 제안한 회로는 TSMC $0.13{\mu}m$ 고주파 CMOS 공정으로 구현되어 있다. 제안한 회로는 최근 발표된 연구결과에 비해 저 전력동작에서 높은 전압이득 및 낮은 잡음지수 특성을 보였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 추계학술대회
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• pp.753-754
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• 2014

본 논문에서는 차량 충돌 예방 장거리 레이더용 고 이득 및 저 잡음 77GHz CMOS 저 잡음 증폭기를 제안한다. 이러한 회로는 2볼트 전원전압 및 77GHz의 주파수에서 동작한다. 이러한 회로는 TSMC $0.13{\mu}m$ 혼성신호/고주파 CMOS 공정($f_T/f_{MAX}=120/140GHz$)으로 설계되어 있다. 전체 칩 면적을 줄이기 위해 실제 수동형 인덕터 대신 전송선을 이용하였다. 제안한 회로는 최근 발표된 연구결과에 비해 34.33dB의 가장 높은 전압이득과 5.6dB의 가장 낮은 잡음지수 특성을 보였다.

• 한국정보통신학회논문지
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• 제17권1호
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• pp.158-165
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• 2013

본 논문에서는 3.1-10.6GHz 초광대역 CMOS 저잡음 증폭기의 새로운 구조를 소개하였다. 제안된 초광대역 저잡음 증폭기는 입력 임피던스 정합에 RC 피드백과LC 필터회로를 사용하여 설계되었다. 이 설계에 전류 재사용 구조는 전력소비를 줄이기 위해 채택되었으며, 인덕터 피킹 기법은 대역폭을 확장하기 위하여 적용되었다. 이 초광대역 저잡음 증폭기의 특성을 $0.18-{\mu}m$ CMOS 공정기술로 시뮬레이션을 수행한 결과는 3.1-10.6GHz 대역 내에서 전력이득은 14-14.9dB, 입력정합은 -10.8dB이하, 평탄도는 0.9dB, 잡음지수는 2.7-3.3dB인 것을 보여준다. 또한, 입력 IP3는 -5dBm이고, 소비전력은 12.5mW이다.

• 한국멀티미디어학회논문지
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• 제6권1호
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• pp.161-166
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• 2003

본 논문에서는 블루투스에서 사용할 0.25$\mu\textrm{m}$ CMOS 공정을 이용한 고이득 저잡음 증폭기를 설계하였다. 설계한 저잡음 증폭기는 캐스코드 인버터를 이용하였으며, 레퍼런스 전압원을 가지고 쵸크 인덕터를 사용하지 않는 1단으로 설계하였다. 기존 1단으로 설계된 저잡음 증폭기의 10~15dB의 낮은 전력이득을 개선한 구조이다. 설계된 2.4GHz 저잡음 증폭기는 2.2dB의 NF값과 21dB의 높은 전력이득을 가지고 있으며, 2.5V 공급 전원에서 255mW 소모전력을 갖는다

• 한국전자파학회논문지
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• 제22권2호
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• pp.199-207
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• 2011

0.25 um SiGe BiCMOS 공정을 이용하여 Ku-대역 저잡음 증폭기가 설계 및 제작되었다. 개발된 Ku-대역 저잡음 증폭기는 BiCMOS 공정의 HBT 소자를 이용하여 설계되었으며, 9~14 GHz 대역에서 2.05 dB 이하의 잡음 지수 특성과 19 dB 이상의 이득 특성을 가지고 있다. 제조 공정과 관련되어 제공된 PDK의 부정확성 및 부족한 인덕터 라이브러리를 보완하기 위하여 p-tap 값 최적화와 인덕터의 EM 시뮬레이션 기법 등을 활용하였다. 총 2회의 제작 공정을 수행하였으며, 최종 제작된 Ku-대역 저잡음 증폭기는 $0.65\;mm{\times}0.55\;mm$의 크기로 구현되었다. 특히 최종 제작된 저잡음 증폭기의 레이아웃에서 입/출력 RF Pad와 Bias Pad 등을 제외하고 약 $0.4\;mm{\times}0.4\;mm$ 정도의 크기를 갖도록 조정되어 다기능 RFIC의 증폭단으로 활용되었다.

• 한국전자파학회논문지
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• 제29권5호
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• pp.393-396
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• 2018

본 논문은 65-nm 저전력 CMOS 공정을 이용해 94 GHz 대역 저잡음 증폭기를 설계한 결과를 제시한다. 설계한 저잡음 증폭기는 4단 차동 공통소스 구조를 가지며, 트랜스포머를 사용해 각 단 및 입출력 임피던스 정합 회로를 구성했다. 제작한 저잡음 증폭기는 94 GHz에서 최대 전력 이득 25 dB을 보이며, 3-dB 대역폭은 5.5 GHz이다. 제작한 칩의 면적은 패드를 포함해 $0.3mm^2$이며, 1.2 V 공급 전원에서 46 mW의 전력을 소비한다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 춘계학술대회
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• pp.696-697
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• 2016

본 논문은 5.25-GHz BiCMOS 저 잡음 증폭기를 위한 바이어스 회로를 제안한다. 이러한 회로는 1볼트 전원에서 동작하며, 저전압 및 저전력으로 동작하도록 설계되어 있다. 제안한 회로는 $0.18{\mu}m$ SiGe HBT BiCMOS로 설계하였다. 이러한 회로는 밴드 갭 참조회로 (band-gap reference circuit)를 사용하였다.

• 한국전자파학회논문지
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• 제28권10호
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• pp.832-835
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• 2017

본 논문은 고속 무선 데이터 통신을 위한 V-band 차동 저잡음 증폭기를 65-nm CMOS 공정을 이용하여 설계한 결과를 제시한다. 설계한 저잡음 증폭기는 3단 공통소스 구조이며, MOS 커패시터를 이용한 커패시턴스 중화 기법을 적용하였고, 트랜스포머를 이용하여 각 단의 임피던스 정합을 구현하였다. 제작한 저잡음 증폭기는 63 GHz에서 최대 이득 23 dB을 보이며, 3 dB 대역폭은 6 GHz이다. 제작한 칩의 크기는 패드를 포함하여 $0.3mm^2$이며, 1.2 V 공급 전원에서 32 mW의 전력을 소비한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.671-674
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• 1998

본 논문에서는 최근 급격히 수요가 증대하고 있는 휴대용 단말기의 수신기 선단에 사용되는 저잡음 증폭기(LNA)를 0.6㎛ CMOS공정 파라미터를 사용하여 설계하였다. 설계된 LNA는 전원 전압 ±1.2v, 900㎒대에서 동작하는 전류 재사용방식의 적층 CMOS구조로서 시뮬레이션 결과 전력소모가 9.45㎽, 전력이득은 23.7dB, 선형지수 OIP3는 7.6dBm을 나타내어 저전력 저잡음 특성을 얻었다. 사용된 인덕터의 Q는 3.5이다.