• 한국정보전자통신기술학회논문지
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• 제4권2호
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• pp.83-87
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• 2011

상위수준합성에서 클록 선택은 시스템의 성능과 설계의 질에 큰 영향을 미친다. 대부분의 시스템에서 클럭은 사전에 설계자에 의해 미리 명시되어야하지만, 최상의 클록은 상이한 스케줄의 결과를 평가한 후에 탐색이 가능하다. 본 연구에서는 체이닝이 가능한 연산 집합으로부터 클록을 선택하면서 동시에 스케줄링 하는 방법을 제안한다. 제안 스케줄링 알고리즘은 선택된 클록 주기에 기초하여 비트 단위 지연시간을 고려한 체이닝을 수행하며 리스트 스케줄링 방법으로 진행한다. 실험 결과는 제안 방법이 18%의 성능 개선이 있음을 보인다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 하계학술대회 논문집 G
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• pp.3196-3198
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• 1999

In this paper, we are proposed ATM AAL 1 source clock recovery methods for CBR service. The proposed method compute the difference between network clock level and the reference level by inspecting the variation of a buffer. Also it is the service clock recovery method that control local clock using the look-up table defined clock dividing rate of the difference in advance. It can be applicable to both SDH network and PDH network which has no common reference clock between its ends, it has an important mean in view of the internetworking between existing networks for the integrated service chased by B_ISDN.

• 한국정보통신학회논문지
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• 제8권2호
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• pp.245-249
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• 2004

본 논문에서는 대역제한필터(BL-PSF)를 이용하는 OFDM/QPSK-DMR 시스템에 적합한 클럭 복원 알고리즘을 제안하고 OFDM/QPSK-DMR 시스템과 단일 주파수방식의 DMR 시스템의 클럭 위상에러분산을 비교 분석하였다. 기존 Windowing을 적용하는 OFDM/QPSK-DMR 시스템은 수신 클럭의 위상을 동기 시키기 위해 훈련심볼 또는 CP(Cyclic Prefix)등의 잉여 데이터를 사용하나 본 논문의 DMR 시스템은 전송효율을 향상시키기 위해 잉여 데이터를 삽입하지 않고 단일 주파수방식의 클럭복조방식을 채택하였다. 이 방식은 간단하게 구현할 수 있는 장점을 갖는다. 제안한 클럭 복원 알고리즘은 AWGN 환경에서 단일 주파수방식의 DMR 시스템과 성능 열화 없이 동일한 클럭 위상 에러 분산값을 갖는 것을 시뮬레이션 결과로 확인하였다.

• 디지털산업정보학회논문지
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• 제4권1호
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• pp.9-16
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• 2008

This paper presents a frequency selection algorithm for minimization power consumption of processor in Mobile System. The proposed algorithm has processor designed low power processor using clock gating method. Clock gating method has improved the power dissipation by control main clock through the bus which is embedded clock block applying the method of clock gating. Proposed method has compared power consumption considered the dynamic power for processor, selected frequency has considered energy gain and energy consumption for designed processor. Or reduced power consumption with decreased processor speed using slack time. This technique has improved the life time of the mobile systems by clock gating method, considered energy and using slack time. As an results, the proposed algorithm reduce average power saving up to 4% comparing to not apply processor in mobile system.

• 한국정보과학회논문지:정보통신
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• 제32권6호
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• pp.668-675
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• 2005

최근 무선 통신의 발달과 함께 임베디드 시스템의 성능 향상 및 보급률 증가로 기존의 분산 시스템 환경에 무선 임베디드 시스템들이 포함되기 시작하였다. 분산 시스템을 구성하늘 요소들 간의 동기화, 순서화, 그리고 일관성 유지를 위하여 시간 동기화는 반드시 필요하고, 지난 20여 년간 분산 시스템에서의 시간 동기화에 관한 많은 연구가 이루어져 왔다. 하지만 무선 임베디드 시스템에서의 시간 동기화는 메시지 지연과 손실이 많다는 점과 풍부하지 않은 시스템 자원을 고려해야 하므로, 기존 유선 환경에서 사용되었던 시간 동기화 알고리즘을 그대로 적용하기에는 어려운 점이 많다. 이에 본 논문에서는 IEEE 802.11 표준을 확장하여 무선 임베디드 환경에 적합한 시간 동기화 방법을 제안한다. 제안된 방법은 브로드캐스트 통신의 특성을 활용하여 무선 임베디드 환경에서의 제약 조건을 완화함으로써 높은 정확성을 제공하면서 메시지 손실을 감내하여 연속적인 시간 동기화를 제공할 수 있다. 이를 위해 마스터/슬레이브 방식의 구조에서 마스터는 시간 동기화를 위한 시간 정보를 브로드캐스트하고, 슬레이브는 편차와 편차율을 계산하여 마스터의 시간을 추정하고 동기화된 시간인 가상 시간을 계산하였다. 실험을 통해 제안된 시간 동기화 알고리즘을 사용하는 경우 200${\mu}s$ 정도의 표준 편차 범위로 동기화할 수 있음을 보였다.

• 전자공학회논문지
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• 제53권5호
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• pp.77-86
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• 2016

본 논문에서는 full / half-rate의 이중 모드로 동작하는 기준 클록을 사용하지 않는 클록 데이터 복원 회로와 그 동작 알고리즘에 관하여 기술한다. 클록 데이터 복원 회로는 주파수 검출기, 위상 검출기, 차지 펌프 및 루프 필터, 그리고 전압 제어 발진기와 알고리즘 구현을 위한 디지털 블록으로 구성되어 있다. 주파수 검출기와 위상 검출기는 클록 데이터 복원 회로의 이중 모드 기능을 위하여 full / half-rate에서 동작하며 주파수 검출기는 이에 더해 일반 주파수 검출기의 불감대 영역에서도 데이터 전송률과 클록 주파수 차이를 판별할 수 있다. 제안한 이중 모드 클록 데이터 복원 회로를 시뮬레이션을 통해 검증한 결과 클록 데이터 복원에 전체 1.2-1.3 us의 동기화 시간이 소요되었으며, 0.5-UI 지터를 인가하였을 때 full-rate (2.7 Gb/s)와 half-rate (5.4 Gb/s) 모드에서 모두 안정적으로 클록 데이터를 복원한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 제14회 신호처리 합동 학술대회 논문집
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• pp.911-914
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• 2001

본 논문에서는 10Gigabit Ethernet 물리계충 전송 기술로서 IEEE 802.3 Higher Speed Study Group (HSSG)에서 검토했던 방법으로 선로부호화 방법이 있는데 그 중에서 국내 연구진에 의해 제안된 최소 대역폭 선로부호 MB810을 사용하여 10Gigabit Ethernet에서의 clock recovery 가능성에 대해 알아 본다. MB810 code를 사용하면 기존의 통신 시스템에서 필요로하는 대역폭을 반만 사용하여 전송할 수 있기 때문에 대역 효율이 좋아지나 이전의 일반적인 square law 방법으로는 clock recovery가 어렵다. 본 논문에서는 4th power law 방법을 사용했을때의 이론적인 해석과 시뮬레이션 결과를 보인다.

• 한국통신학회논문지
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• 제27권3C호
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• pp.256-262
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• 2002

본 논문에서는 sign estimation technique (3)을 기초로 한 radix-4 모듈라 곱셈 알고리즘을 제안한다. Sign estimation technique은 carry와 sum의 형태로 표현되는 수에서 부호를 알아내는 것이다. 이 방법은 5비트 carry look-ahead adder로 구현이 가능하다. RSA와 같은 암호화 시스템에서는 모듈라 곱셈이 하드웨어의 성능을 좌우한다. 제안한 알고리즘은 modulus가 n 비트인 경우, 모듈라 곱셈 수행시 일반적인 알고리즘의 약 반 클럭 (n/2+3) 사이클만 필요하다. 그래서 매우 큰수의 modulus 사용하는 RSA 암호시스템에서 모듈라 멱승 연산에 매우 효율적이다. 또한 모듈라 곱셈의 하드웨어 성능을 향상하기 위해, CSA (Carry Save Adder)의 맨 마지막 출력에 사용되는 CPA (Carry Propagation Adder) 대신 고속 덧셈기(7)를 사용하였다. 모듈라 멱승 계산이 n 클럭이 소요되는 RL binary 방법을 적용하여 1024 비트 데이터를 RSA 암호화하는데 n(n/2+3) 클럭 사이클만 소요된다.

• 한국정보과학회논문지:시스템및이론
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• 제28권9호
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• pp.469-478
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• 2001

분산시스템(distributed system)을 시험할 때, 병렬 이벤트를(concurrent events)를 제어 할수 없다면 정확한 시험결과를 얻어내기 어렵다. 기존의분산 시험 방법은 정형적 방법으로 test sequence 생성 알고리즘을 제시하지 못하거나 동기화를 위한 부가적 메시지의양이 많은 단점이 있었다. 본 논문에서는 병렬 이벤트 제어를 위해 logical clock를 이용한 정형적 test sequence 생성 알고리즘을 제시한다. 이 알고리즘은 제어관철 문제를 해결하고 시험 결과를 재현할수 있다. 또한 어떠한 통신 패러다임에서도 적용될수 있는 일반적 해결방법을 제공한다. 분산 시험 방법에서는 분산 객체가 증가할수록 시험기 사이의 채널이 비선형(non-linearly)으로 증가하는 단점이 있다. 이 단점을 극복하고자 원격 시험방법(remote test method)의 시험 구조를 제안한다. 제안된 알고리즘의 검증을 위해 SDL 도구를 사용하고 Q.2971 망 부분(network side) 일대 다 호/연결 설정을 위한 메시지 교환에 적용한다.

• 정보처리학회논문지A
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• 제12A권1호
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• pp.1-6
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• 2005

본 논문에서는 trace-back systolic array Viterbi algorithm의 저전력 생존 메모리 구현에 관한 새로운 알고리즘을 소개한다. 이 알고리즘의 핵심 아이디어는 trace back 연산의 수를 줄이기 위하여 이미 생성된 trace-back routes를 재사용하는 것이다. 그리고 trace-back unit의 불필요한 switching activity가 발생하는 영역을 gate-clock을 사용하여 전력소모를 줄이는 것이다. Synopsys Power Estimation 툴인 Design Power를 이용하여 전력소모를 측정하였고, 그 결과 [1]의 논문에서 소개된 trace-back unit 비하여 평균 $40{\%}$ 전력감소가 있었고, $23{\%}$의 면적증가를 보였다.