• 전자공학회논문지A
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• 제33A권11호
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• pp.152-161
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• 1996

This paper descrisbes the implementation of a 20D DCT that can be used for video conference, JPEG, and MPEG-related applications. The implemented DCT consists of two 1-D DCTs and a transposed memory between them, and uses ROM-based multipliers instead of conventional ones. As the system bit length, the minimum bit length that satisfies the accuracy specified by the ITU standard H.261 was chosen through the simulations using the C language. The proposed design uses a dual port RAM for the transposed memory, and processes two bits of input-pixel data simultaneously t ospeed up addition process using two sets of ROMs. The basic system architecture was designed using th Synopsys schematic editor, and internal modules were described in VHDL and synthesized to logic level after simulation. Then, the compass silicon compiler was used to create the final lyout with 0.8um CMOS libraries, using the standard cell approach. The final layout contains about 110, 000 transistors and has a die area of 4.68mm * 4.96mm, and the system has the processing speed of about 50M pixels/sec.

• 한국멀티미디어학회논문지
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• 제3권2호
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• pp.192-200
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• 2000

8비트와 16비트 마이크로 프로세서는 소규모 제어기기에 많이 사용되고 있다. 이러한 실장 제어용 마이크로 프로세서는 CP와 메모리 및 입출력 회로가 하나의 반도체에 집적되어야 하므로 회로가 간단하고, 코드 밀도가 높은 것이 요구되고 있다. 본 논문에서는 코드 밀도가 높은 EISC(Extendable Instruction Set Computer)구조를 가지는 16비트 마이크로 프로세서인 SE1608을 제안한다. SE1608은 8개의 범용 레지스터를 가지며, 16비트 고정 길이 명령어, 짧은 오프셋 인덱스 어드레싱과 짧은 상수 오퍼랜드 명령어를 가지며, 확장 레지스터와 확장 프래그를 사용하여 오프셋 및 상수 오퍼랜드를 확장할 수 있다. SE1608은 FPGA로 구현하여 약 12,000 게이트가 소요되었으며, 8MHz에서 모든 기능이 정상적으로 동작하는 것을 확인하였고, 크로스 어셈블러와 크로스C /C++컴파일러 및 명령어 시뮬레이터를 설계하고 동작을 검증하였다. SE1608의 코드 밀도는 16비트 마이크로 프로세서인 H-8300의 140%, NM10200의 115%로 현격하게 높은 장점을 가진다. 따라서 하드웨어가 간단하고, 프로그램 메모리 크기가 작아지므로 실장 제어용 마이크로 프로세서에 적합하여 폭 넓은 활용이 기대된다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 1997년도 춘계학술대회 학술발표 논문집
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• pp.151-156
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• 1997

본 논문은 저비용이면서 정확한 제어를 수행하는 새로운 퍼지 제어기의 VHDL 설계 및 FPGA 구현을 자동적으로 수행하는 통합 개발 환경(IDE : Integrated Development Environment)을 다룬다. 이를 위해 FLC의 자동 설계 및 구현의 전 과정을 하나의 환경 내에서 개발 가능하게 하는 퍼지 제어기 자동 설계 및 구현 시스템 (FLC Automatic Design and Implementation Station :FADIS)을 개발하였는데 이 시스템은 다음 기능을 포함한다. (1) 원하는 퍼지 제어기의 설계 파라메터를 입력받아 이로부터 FLC를 구성하는 각 모듈의 VHDL 코드를 자동적으로 생성한다. (2) 생성된 각 모듈의 VHDL 코드가 원하는 동작을 수행하는지를 Synopsys사의 VHDL Simulator상에서 시뮬레이션을 수행한다. (3) Synopsys사의 FPGA Compiler에 의해 VHDL 코드를 합성하여 FLC의 각 구성 모듈을 얻는다. (4) 합성된 모듈은 Xilinx사의 XactSTep 6.0에 의해 최적화 및 배치, 배선이 이루어진다. (5) 얻어진 Xilinx rawbit 파일은 VCC사의 r2h에 의해 C 언어의 header 파일 형태의 하드웨어 object로 변환된다. (6) 하드웨어 object를 포함하는 응용 제어 프로그램의 실행 파일을 재구성 \ulcorner 능한 FPGA 시스템 상에 다운로드한다. (7) 구현된 FLC의 동작 과정은 구현된 FLC와 제어 target 사이의 상호 통신에 의해 모니터링한다. 트럭 후진 주차 제어에 사용하는 퍼지 제어기 설계 및 구현의 전 과정을 FADIS상에서 수행하여 FADIS가 완전하게 동작하는지를 확인하였다.

• 한국지능시스템학회논문지
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• 제8권5호
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• pp.83-97
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• 1998

본 논문은 저비용이면서 정확한 제어를 수행하는 새로운 퍼지 제어기의 VHDL 설계 및 FPGA 구현을 자동적으로 수행하는 통합 개발환경(IDE : Integrated Development Environment)을 다룬다. 이를 위해 FLC의 자동 설계 및 구현의전 과정을 하나의 환경 내에서 개발 가능하게 하는 퍼지 제어기 자동 설계 및 구현 시스템(FLC Automatic Design and Implementations Station : FADIS)을 개발하였는데 이 시스템은 다음 기능을 포함한다. (1) 원하는 퍼지 제어기의 설계 파라메터를 입력받아 이로부터 FLC를 구성하는 각 모듈의 VHDL 코드를 자동적으로 생성한다. (2) 생성된 각 모듈의 VHDL 코드가 원하는 동작을 수행하는지를 Synopsys사의 VHDL Simulator상에서 시뮬레이션을 수행한다. (3) Synopsys사의 FPGA Compiler에 의해 VHDL 코드를 합성하여 FLC의 각 구성 모듈을 얻는다. (4) 합성된 모듈은 Xilinx사의 XactStep 6.0에 의해 최적화 및 배치, 배선이 이루어진다. (5) 얻어진 Xilinx rawbit파일은 VCC사의 r2h에 의해 C언어의 header파일 형태의 하드웨어 object 로 변환된다. (6) 하드웨어 object를 포함하는 응용 제어 프로그램의 실행파일을 재구성 가능한 FPGA시스템 상에 다운로드한다. (7) 구현된 FLC의 동작 과정은 구현된 FLC와 제어 target사이의 상호통신에 의해 모니터링한다. 트럭 후진 주차 제어에 사용하는 퍼지 제어기 설계 및 구현의 전 과정을 FADIS상에서 수행하여 FADIS가 완전하게 동작하는지를 확인하였으며, FCL를 FPGA상에 구현함에 따른 제어 시간의단축을 다른 구현의 경우와 비교하였다.

• 대한전자공학회논문지SP
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• 제42권2호
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• pp.27-36
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• 2005

년 논문에서는 MPEG과 JPEG, H.26X 계열 등의 DCT-기반 영상/비디오 컨텐츠에 효과적인 암호화 방법을 제안하였고, 이를 최적화된 하드웨어로 구현하여 고속동작이 가능하도록 하였다. 영상/비디오의 압축, 복원 및 암호화로 인한 많은 연산량을 고려하여 영상의 중요한 정보(DC 및 DPCM계수)만을 암호화 대상 데이터로 선정하여 부분 암호화를 수행하였다. 그 결과 암호화에 소요되는 비용은 원 영상 전체를 암호화하는 비용이 감소하였다. 여기서 Nf는 GOP내의 프레임수이고 PI는 B와 P 프레임에 존재하는 인트라 매크로블록의 수이다. 암호화 알고리즘으로는 다중모드 AES, DES, 그리고 SEED를 선택적으로 사용할 수 있도록 하였다. 제안한 암호화 방법은 C++로 구현한 소프트웨어와 TM-5를 사용하여 약 1,000개의 영상을 대상으로 실험하였다 그 결과 부분 암호화된 영상으로부터 원 영상을 추측할 수 없어 암호화 효과가 충분함을 확인하였으며, 이 때 암호화에 의한 압축률 감소율은 $1.6\%$에 불과하였다. Verilog-HDL로 구현한 하드웨어 암호화 시스템은 하이닉스 $0.25{\mu}m$ CMOS 팬텀-셀 라이브러리를 사용하여 SynopsysTM의 디자인 컴파일러로 합성함으로써 게이트-수준 회로를 구하였다. 타이밍 시뮬레이션은 CadenceTM의 Verilog-XL을 이용해서 수행한 결과 100MHz 이상의 동자 주파수에서 안정적으로 동작함을 확인하였다. 따라서 제안된 암호화 방법 및 구현된 하드웨어는 현재 중요한 문제로 대두되고 있는 종단간(end-to-end) 보안에 대한 좋은 해결책으로 유용하게 사용될 수 있으리라 기대된다.