• Journal of Power Electronics
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• 제18권5호
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• pp.1595-1607
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• 2018

In this paper, a hierarchical control strategy is introduced to control a new three-port multidirectional DC-DC converter for integrating an energy storage system (ESS) to a bipolar DC microgrid (BPDCMG). The proposed converter provides a voltage-balancing function for the BPDCMG and adjusts the states of charge (SoC) of the ESS. Previous studies tend to balance the voltage of the BPDCMG buses with active sources or by transferring power from one bus to another. Furthermore, the batteries available in BPDCMGs were charged equally by both buses. However, this power sharing method does not guarantee efficient operation of the whole system. In order to achieve a higher efficiency and lower energy losses, a triple-layer hierarchical control strategy, including a primary droop controller, a secondary voltage restoration controller and a tertiary optimization controller are proposed. Thanks to the multi-functional operation of the proposed converter, its conversion stages are reduced. Furthermore, the efficiency and weight of the system are both improved. Therefore, this converter has a significant capability to be used in portable BPDCMGs such as electric DC ships. The converter modes are analyzed and small-signal models of the converter are extracted. Comprehensive simulation studies are carried out and a BPDCMG laboratory setup is implemented in order to validate the effectiveness of the proposed converter and its hierarchical control strategy. Simulation and experimental results show that using the proposed converter mitigates voltage imbalances. As a result, the system efficiency is improved by using the hierarchical optimal power flow control.

• 한국통신학회논문지
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• 제31권8C호
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• pp.763-770
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• 2006

본 논문에서는 소실 복호 기능을 갖는 가변형 Reed-Solomon(RS) 복호기가 수정 유클리드 알고리즘(modified Euclid's algorithm; MEA)을 기반으로 설계되었다. 복호기의 가변성은 원시 RS(255, 239, 8) 부호와는 다른 RS(124, 108, 8) 부호를 기반으로 단축과 펑처링을 통해 구현된다. 이렇게 하므로써 복호 시간을 단축시켰다. 복호기는 4단계 파이프라인 구조를 갖으며, 파이프라인의 각 단계는 서로 다른 클럭으로 동작할 수 있도록 설계하였다. 따라서 MEA 블록에 고속 클럭을 사용하므로써 복호기의 복잡도 및 복호 지연을 단축할 수 있으며, 버스트 및 연속 모드의 복호를 모두 지원한다. 설계된 복호기는 VHDL로 구현하고 FPGA에 합성하였으며, 3,717개의 로직 셀과 2,048 비트의 메모리가 사용되었다. 설계된 복호기는 최고 33MByte/sec의 데이터를 복호 할 수 있다.

• 한국통신학회논문지
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• 제31권8A호
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• pp.820-829
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• 2006

SoC 설계는 복잡도 증가 및 빠른 time-to-market에 만족하기 위해 IP에 기반한 설계방식을 채택하고 있다. Mobile 기기의 고성능에 대한 시장의 요구로 인해 embedded용 SoC는 멀티미디어, DMB 및 이미지처리 등 복잡도와 데이터 처리량이 높은 프로그램을 실시간으로 동작시키기 위해 다중 프로세서를 사용한 설계가 요구된다. 시스템 버스와 프로토콜이 상이한 프로세서를 단일 SoC내에서 사용하기 위해선 프로세서 프로토콜을 시스템 버스 프로토콜에 맞도록 변화하여 주는 인터페이스 회로의 설계가 요구된다. 고속으로 동작하는 프로세서의 인터페이스 회로는 데이터 쓰기와 읽기 시의 전송 지연을 최소화하여 시스템 전체의 성능을 향상시켜야 한다. 버퍼를 사용한 인터페이스 회로의 구조는 버퍼에 데이터를 일시 저장하는 동작으로 인하여 데이터 전송 latency가 증가하게 되므로 본 논문에서는 버퍼를 사용하지 않고 버스와 마스터 모듈 프로토콜이 가진 공통된 동작 시퀀스를 이용하여 단일 FSM 구조를 가진 인터페이스 회로를 자동생성하는 방법을 제안한다. 제안된 방법으로 자동생성된 인터페이스 회로는 버퍼를 사용한 인터페이스 회로에 비해 면적은 평균 48.5%의 감소를 보였으며, 데이터 전송 latency는 단일 데이터 전송 시 평균 59.1%의 감소를 보였고 버스트 모드 데이터 전송 시 13.3%의 감소를 보였다. 본 논문에서 제안한 시스템을 사용하여 데이터 전송 latency를 최소화하는 고성능의 인터페이스 회로를 자동으로 생성할 수 있다.