• 전기학회논문지
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• 제56권5호
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• pp.980-986
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• 2007

Boundary scan test structure(JTAG IEEE 1149.1 standard) that supports an internal scan chain is generally being used to test CUT(circuit under test). Since the internal scan chain can only have a single scan-in port and a single scan-out port; however, existing boundary test methods can not be used when multiple scan chains are present in CUT. Those chains must be stitched to form a single scan chain as shown in this paper. We propose an efficient boundary scan test structure that adds a circuit called Clock Group Register(CGR) for multiple clocks testing within the design of multiple scan chains. The proposed CGR has the function of grouping clocks. By adding CGR to a previously existing boundary scan design, the design is modified. This revised scan design overcomes the limitation of supporting a single scan-in port and out port, and it bolsters multiple scan-in ports and out ports. Through our experiments, the effectiveness of CGR is proved. With this, it is possible to test more complicated designs that have high density with a little effort. Furthermore, it will also benefit in designing those complicated circuits.

• 정보처리학회논문지A
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• 제16A권2호
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• pp.79-88
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• 2009

경계면스캔 구조는 시험대상회로의 입력측 스캔경로에 직렬입력을 통하여 시험패턴을 입력하고, 병렬로 대상회로에 인가한 후, 응답값을 출력측 스캔경로를 통하여 TDO로 직렬로 출력하는 시험구조로서, 대상회로의 동작속도에 맞추어 인가되는 연속적인 시험패턴에 대한 대상회로의 동적인 변화되는 출력을 관찰하는 것이 불가능하다. 본 논문에서는 대상회로의 동작속도 환경하에서 연속적인 시험패턴을 입력하여 시험대상회로의 연속적인 동적인 출력값들을 지속적으로 TDO로 출력함으로써 대상회로에 대한 성능시험에 사용할 수 있는 패턴생성기와 CBSR(Continuous capture Boundary Scan Register)를 이용한 시험구조와 시험절차를 개발하였다. 본 논문에서 사용된 CBSR은 연속캡쳐 설정과 쉬프트경로 설정을 위해 개발되었으며, 표준의 경계면 스캔 레지스터의 기능을 정상적으로 수행하도록 설계되었다. Altera의 Max+Plus 10.0를 사용하여 패턴생성기와 CBSR을 이용한 시험구조를 설계하고, 스캔구조를 적용 설계하고, CCAP명령어를 사용한 시험절차를 시뮬레이션을 통해 제안된 시험구조의 동작의 정확성을 확인하였다.

• 한국컴퓨터정보학회논문지
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• 제15권1호
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• pp.13-21
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• 2010

보드에 장착된 소자들을 테스트하기위해 제안된 IEEE 1149.1 시험 구조는 입력으로 TDI 핀을 사용하고 출력으로 TDO 핀을 사용하는 커다란 직렬 쉬프트 레지스터이다. IEEE 1149.1은 보드 수준에서의 테스트는 완벽하게 수행하지만 보드가 시스템에 장착되고 난 후의 수행 중인 시스템 수준에서의 실시간 동작클럭 속도로의 테스트에는 문제가 있다. 즉시험대상 핀의 실시간 동작신호를 시험하기 위하여 직렬 시프트 레지스트 체인들의 출력속도를 동작 클럭의 쉬프트레지스터 배수 이상의 속도로 작동 하여야 한다. 본 논문에서는 시스템 클럭과 동일한 속도로 실시간 신호를 캡쳐하기 위한 실시간 신호 시험 구조를 설계하고 시험 절차를 제안하였다. 제안한 실시간 신호 시험 구조를 Altera의 Max+Plus 10.0을 사용하여 제안한 시험 절차에 따라 시뮬레이션을 수행하였으며, 이를 통해 제안한 시험구조가 정확히 동작함을 확인하였다.