• 대한전자공학회논문지SD
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• 제41권11호
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• pp.123-130
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• 2004

본 논문에서는 32비트 3단 파이프라인을 가진 RISC 프로세서에 최적화된 곱셈기 구조의 연구에 대해 다룬다. 대상 프로세서인 ARM7은 3단의 파이프라인 구조로 되어 있으며 이 프로세서의 곱셈기는 파이프라인 상의 실행 단계에서 최대 7사이클이 소요된다. 내장된 곱셈기는 기능적으로 부스 알고리즘을 적용하여 32×32 곱셈 연산과 덧셈 연산을 하여 64비트 결과를 낼 수 있는 MAC(Multiplier-Accumulator) 구조로 되어 있으며 6가지 세부 명령어를 실행할 수 있다. ARM7의 파이프라인 및 ALU와 shifter 구조에 적합한 radix4-32×8 및 radix4-32×16 과 radix8-32×32의 곱셈기 구조를 비교 분석하였으며 면적, 사이클 지연시간, 수행 사이클 수를 성능 기준으로 최적화된 곱셈기를 결정하여 설계하였다. 프로세서 코어에 내장된 곱셈기의 동작을 검증하기 위해 다양한 오디오 알고리즘을 이용하여 시뮬레이션을 수행하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2007년도 추계종합학술대회
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• pp.830-833
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• 2007

본 논문에서는 두 개의 17비트 오퍼랜드를 radix-4 Booth's algorithm을 이용하여 곱셈 연산을 수행하는 곱셈기에 대한 효율적인 풀커스텀 디자인에 대한 테스트 방법을 제안하였다. 클럭 속도를 빠르게 하기 위하여 2단 파이프라인 구조로 설계하였고 Wallace tree 부분의 레이아웃을 규칙적으로 하기 위해서 4:2 CSA(Carry Save Adder)를 사용하였다. 회로는 하이닉스반도체의 0.6-um 3-Metal N-well CMOS 공정을 사용하여 칩으로 제작되었다. 제안된 테스트 방법을 사용하여 관찰해야 하는 노드의 수를 약 88% 줄여 효율적으로 고장 시뮬레이션을 수행하였다. 설계된 곱셈기는 9115개의 트랜지스터로 구성되며 코어 부분의 레이아웃 면적은 약 $1135^*1545$ um2 이다. 칩은 전원전압 5V에서 약 24MHz의 클럭 주파수로 동작한다. 제안된 테스트 방법은 풀커스텀 방식의 곱셈기를 비롯한 대부분의 커스텀 설계 회로에 적용이 가능하다.

• 지능정보연구
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• 제17권2호
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• pp.77-96
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• 2011

전시회는 전시업체가 새로운 상품이나 서비스를 관람객에게 알리기 위해 개최되는 것으로 효과적인 마케팅 수단으로 중요한 역할을 수행한다. 이처럼 전시회의 중요성이 점점 커짐에 따라, 국내 전시 산업은 많은 양적 성장을 이뤄왔다. 그러나, 양적 성장에 비해 전시 산업의 질적 성장은 이에 미치지 못하는 실정이다. 따라서 전시회의 질정 성장을 이루기 위해서는 관람객의 행동 패턴을 이해하여 관람객들의 전시 관람 수준과 만족도를 높일 필요성이 있다. 본 연구에서는 관람객들의 전시 관람 행동 패턴을 분석하기 위해 다음과 같은 연구 프레임워크를 사용한다. 첫 번째 단계는 본 연구의 방법론을 적용하기 적합한 전시회를 선정하는 단계이다. 두 번째 단계는 관찰 조사 방법을 수행하는 단계이다. 마지막 세 번째 단계는 수집된 자료들을 분석하는 단계이다. 분석 단계에서는 부스들의 개별 특성을 파악하였고, 더 나아가 관람객들의 전시 관람 행동 패턴을 분석하기 위해 데이터마이닝 기법을 사용하였다. 본 연구의 결과는 전시 기획자에게 유용한 정보를 제공할 뿐만 아니라 참관객들이 원하는 정보를 원하는 방식으로 제공하는 개인화서비스를 가능하게 하여 궁극적으로 전시회 관람의 질과 만족도를 크게 향상시킬 수 있을 것이라고 기대한다.

• 대한전기학회논문지
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• 제40권1호
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• pp.1-9
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• 1991

This paper describes a new method of calculating expected energy generation and loss of load probability (L.O.L.P) for electric power system operation and expansion planning. The method represents an equivalent load duration curve (E.L.D.C) as a mixture of cumulants approximation (M.O.N.A). By regarding a load distribution as many normal distributions-rather than one normal distribution-and representing each of them in terms of Gram-Charlier expansion, we could improve the accuracy of results. We developed an algorithm which automatically determines the number of distribution and demarcation points. In modeling of a supply system, we made subsets of generators according to the number of generator outage: since the calculation of each subset's moment needs to be processed rapidly, we further developed specific recursive formulae. The method is applied to the test systems and the results are compared with those of cumulant, M.O.N.A. and Booth-Baleriaux method. It is verified that the M.O.C.A. method is faster and more accure than any other method.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 추계학술대회 논문집 학회본부 B
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• pp.778-780
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• 1999

Arithmetic unit speed depends strongly on the algorithms employed to realize the basic arithmetic operations.(add, subtract multiply, and divide) and on the logic design. Recent advances in VLSI have increased the feasibility of hardware implementation of floating point arithmetic units and microprocessors require a powerful floating-point processing unit as a standard option. This paper describes the design of floating-point multiplier for IEEE 754-1985 Single-Precision operation. Booth encoding algorithm method to reduce partial products and a Wallace tree of 4-2 CSA is adopted in fraction multiplication part to generate the $32{\times}32$ single-precision product. New scheme of rounding and sticky-bit generation is adopted to reduce area and timing. Also there is a true sign generator in this design. This multiplier have been implemented in a ALTERA FLEX EPF10K70RC240-4.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.173-176
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• 2002

This paper is about a high-speed MAC (multiplier and accumulator) design applying radix-4 and radix-8 Booth's algorithm at the same time. The optimized hybrid radix design for high speed MAC has taken advantage of both a radix-4 and a radix-8 architectures. A radix-4 architecture meets high-speed, but it takes much more power and chip area than a radix-8 architecture. A radix-8 architecture needs less power and chip area than the other, but it has a bottleneck of generating three times the multiplicand problem. An optimized hybrid architecture performs the radix-4 multiplication partially in parallel with the generation of three times the multiplicand for use of the radix-8 multiplication. It reduces the concerned bit width of multiplier in radix-8 multiplication.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.914-917
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• 1999

The paper describes a 17 $\times$ 17-b multiplier using the Radix-4 Booth’s algorithm. which is suitable for 32-bit RISC/DSP microprocessors. To minimize design area and achieve improved speed, a 2-stage pipeline structure is adopted to achieve high clock frequency. Each part of circuit is modeled and optimized at the transistor level, verification of functionality and timing is performed using HSPICE simulations. After modeling and validating the circuit at transistor level, we lay it out in a 0.35 ${\mu}{\textrm}{m}$ 1-poly 4-metal CMOS technology and perform LVS test to compare the layout with the schematic. The simulation results show that maximum frequency is 330MHz under worst operating conditions at 55$^{\circ}C$ , 3V, The post simulation after layout results shows 187MHz under worst case conditions. It contains 9, 115 transistors and the area of layout is 0.72mm by 0.97mm.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.356-359
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• 1999

A high performance 16bit multiplier for asynchronous systems has been designed using asynchronous design methodology. The 4-radix modified Booth algorithm, TSPC (true single phase clocking) registers, and modified 4-2 counters using DPTL (differential pass transistor logic) have been used in our multiplier. It is implemented in 0.65${\mu}{\textrm}{m}$ double-poly/double-metal CMOS technology by using 6616 transistors with core size of 1.4$\times$1.1$\textrm{mm}^2$. And our design results in a computation rate exceeding 60MHz at a supply voltage of 3.3V.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(1)
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• pp.125-128
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• 2002

This paper is about a high-speed MAC (multiplier and accumulator) design applying radix-4 and radix-8 Booth's algorithm at the same time. The optimized hybrid radix design for high speed MAC has taken advantage of both a radix-4 and a radix-8 architectures. A radix-4 architecture meets high-speed, but it takes much more power and chip area than a radix-8 architecture. A radix-8 architecture needs less power and chip area than the other, but it has a bottleneck of generating three times the multiplicand problem. An optimized hybrid architecture performs tile radix-4 multiplication partially in parallel with the generation of three times the multiplicand for use of tile radix-8 multiplication. It reduces the concerned bit width of multiplier in radix-8 multiplication.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1990년도 하계학술대회 논문집
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• pp.154-157
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• 1990

This paper describes a new method of calculating expected energy generation and loss of load probability (L.O.L.P) for electric power system operation and expansion planning. The method represents an equivalent load duration curve (E.L.D.C) as a mixture of cumulants approximation (M.O.C.A), which is the general case of mixture of normals approximation (M.O.N.A). By regarding a load distribution as many normal distributions-rather than one normal distribution-and representing each of them in terms of Gram-Charller expansion, we could improve the accuracy of results. We developed an algorithm which automatically determines the number of distribution and demarcation points. In modelling of a supply system, we made subsets of generators according to the number of generator outage: since the calculation of each subset's moment needs to be processed rapidly, we futher developed specific recursive formulae. The method is applied to the test systems and the results are compared with those of cumulant, M.O.N.A and Booth-Baleriaux method. It is verified that the M.O.C.A method is faster and more accurate than any other methods.