• 한국컴퓨터정보학회논문지
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• 제24권8호
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• pp.9-17
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• 2019

In this paper, we propose a block mapping technique applicable to NAND flash memory. In order to use the NAND flash memory with the operating system and the file system developed on the basis of the hard disk which is mainly used in the general PC field, it is necessary to use the system software known as the FTL (Flash Translation Layer). FTL overcomes the disadvantage of not being able to overwrite data by using the address mapping table and solves the additional features caused by the physical structure of NAND flash memory. In this paper, we propose a new mapping method based on the block mapping method for efficient use of the NAND flash memory. In the case of the proposed technique, the data modification operation is processed by using a blank page in the existing block without using an additional block for the data modification operation, thereby minimizing the block unit deletion operation in the merging operation. Also, the frequency of occurrence of the sequential write request and random write request Accordingly, by optimally adjusting the ratio of pages for recording data in a block and pages for recording data requested for modification, it is possible to optimize sequential writing and random writing by maximizing the utilization of pages in a block.

• 전자공학회논문지B
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• 제31B권2호
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• pp.45-55
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• 1994

In this paper, a block based image approximation technique using the Self Affine System(SAS) from the fractal theory is suggested. Each block of an image is divided into 4 tiles and 4 affine mapping coefficients are found for each tile. To find the affine mapping cefficients that minimize the error between the affine transformed image block and the reconstructed image block, the matrix euation is solved by setting each partial differential coefficients to aero. And to ensure the convergence of coding block. 4 uniformly partitioned affine transformation is applied. Variable block size technique is employed in order to applynatural image reconstruction property of fractal image coding. Large blocks are used for encoding smooth backgrounds to yield high compression efficiency and texture and edge blocks are divided into smaller blocks to preserve the block detail. Affine mapping coefficinets are found for each block having 16$\times$16, 8$\times$8 or 4$\times$4 size. Each block is classified as shade, texture or edge. Average gray level is transmitted for shade bolcks, and coefficients are found for texture and edge blocks. Coefficients are quantized and only 16 bytes per block are transmitted. Using the proposed algorithm, the computational load increases linearly in proportion to image size. PSNR of 31.58dB is obtained as the result using 512$\times$512, 8 bits per pixel Lena image.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제15권1호
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• pp.1-13
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• 2009

플래시 메모리는 크기가 작고, 적은 전력을 사용하며 충격에 강하기 때문에 MP3 플레이어, 핸드폰, 디지털 카메라와 같은 휴대용 기기에서 저장장치로 널리 사용되고 있다. 플래시 메모리의 많은 장점 때문에 개인용 컴퓨터 및 노트북에서 사용되는 저장장치인 하드디스크를 플래시 메모리로 대체하고자 하는 연구도 진행되고 있다. 플래시 메모리는 덮어쓰기가 허용되지 않으며 읽기/쓰기의 기본 단위와 삭제의 기본 단위가 다르기 때문에 FTL(Flash Translation Layer)라는 플래시 변환 계층을 사용한다. 최근에는 기존의 플래시 메모리와 다른 물리구조와 특성을 갖는 대블록 플래시 메모리가 등장하여 기존의 FTL을 그대로 사용하게 되면 플래시 메모리를 효율적으로 사용할 수 없다. 본 논문에서는 기존의 FTL 중 가장 좋은 성능을 내는 FAST(Fully Associative Sector Translation)을 기반으로 데이타블록 내에서 페이지단위 사상을 적용하여 대블록 플래시 메모리의 특성에 맞는 FTL 기법을 제안한다.

• 한국항행학회논문지
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• 제15권4호
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• pp.616-625
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• 2011

본 연구에서는 지형을 Rendering 기법의 대표적인 방법인 Geometry Clipmaps와 ROAM 2.0을 분석하여 Rendering 연산에 소요되는 연산을 CPU가 아닌 GPU에 중점을 두어 보다 빠르고 넓은 가시화 영역을 보장하는 확장된 Geometry Clipmaps 알고리즘을 제안한다. 확장된 알고리즘은 LOD(Level of Detail)을 통한 각 레벨의 Mesh 구성 방법, 레벨간의 연결망 Mesh 구성 방법, VFC(View Frustum Culling)을 사용하여 Rendering을 최적화 할 수 있는 Mesh Block화 방안 그리고 최대 1m 해상도를 갖는 고해상도 영상 Mapping 방안 등을 포함하고 있다.

• 한국안전학회지
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• 제36권2호
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• pp.94-100
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• 2021

In general, the industrial complex is a place where factories of various industries are concentrated. It is only as efficient as it is designed. However, the risks vary as there are various industries. These features are also associated with various types of disasters. The dangers of natural disasters such as a typhoon, flood, and earthquake, as well as fire and explosions, are also latent. Many of these risks can make stable production and business activities difficult, resulting in massive direct and indirect damage. In particular, decades after its establishment, the vulnerabilities increase even more as aging and small businesses are considered. In this sense, it is significant to assess the vulnerability of the industrial complex. Thus analysing fire and explosion hazards as stage 1 of the vulnerability evaluation for the major potential disasters for the industrial complex. First, fire vulnerabilities were analyzed quantitatively. It is displayed in blocks for each company. The assessment block status and the fire vulnerability rating status were conducted by applying the five-step criteria. Level A is the highest potential risk step and E is the lowest step. Level A was 11.8% in 20 blocks, level B was 22.5% in 38 blocks, level C was 25.4% in 43 blocks, level D was 26.0% in 44 blocks, and level E was 14.2% in 24 blocks. Levels A and B with high fire vulnerabilities were analyzed at 34.3%. Secondly, the vulnerability for an explosion was quantitatively analyzed. Explosive vulnerabilities were analyzed at 4.7% for level A with 8 blocks, 3.0% for level B with 5, 1.8% for level C with 3, 4.7% for level D with 8, and 85.8% for level E with 145. Levels A and B, which are highly vulnerable to explosions, were 7.7 %. Thirdly, the overall vulnerability can be assessed by adding disaster vulnerabilities to make future assessments. Moreover, it can also assist in efficient safety and disaster management by visually mapping quantified data. This will also be used for the integrated control center of the N-Industrial Complex, which is currently being installed.

• 한국정보통신학회논문지
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• 제3권4호
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• pp.755-764
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• 1999

In this study, the system level network simulation is considered with adaptive array antenna in CDMA mobile communication system. A network simulation framework is implemented based on IS-95A/B system to consider dynamic handoff, system level network behavior, and deploying strategy into the overall CDMA mobile communication network under adaptive array algorithm. Its simulation model, such as vector channel model, adaptive beam forming antenna model, handoff model, and power control model, are described in detail with simulation block. In order to maximize SINR of received signal at antenna, maximin algorithm is particularly considered, and it is computed at each simulation snap shot with SINR based power control and handoff algorithm. Graphic user interface in this system level network simulator is also implemented to define the simulation environments and to represent simulation results on real mapping system. This paper also shows some features of simulation framework and simulation results.

• 한국시뮬레이션학회논문지
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• 제8권4호
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• pp.33-51
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• 1999

In this study, the system level network simulation is considered with adaptive array antenna in CDMA mobile communication system. A network simulation framework is implemented based on IS-95A/B system to consider dynamic handoff, system level network behavior, and deploying strategy into the overall CDMA mobile communication network under adaptive array algorithm. Its simulation model, such as vector channel model, adaptive beam forming antenna model, handoff model, and power control model, are described in detail with simulation block. In order to maximize SINR of received signal at antenna, Maximin algorithm is particularly considered, and it is computed at each simulation snap shot with SINR based power control and handoff algorithm. Graphic user interface in this system level network simulator is also implemented to define the simulation environments and to represent simulation results on real mapping system. This paper also shows some features of simulation framework and simulation results.

• ETRI Journal
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• 제30권6호
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• pp.790-798
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• 2008

Recently, NAND flash memory has emerged as a next generation storage device because it has several advantages, such as low power consumption, shock resistance, and so on. However, it is necessary to use a flash translation layer (FTL) to intermediate between NAND flash memory and conventional file systems because of the unique hardware characteristics of flash memory. This paper proposes a new clustered FTL (CFTL) that uses clustered hash tables and a two-level software cache technique. The CFTL can anticipate consecutive addresses from the host because the clustered hash table uses the locality of reference in a large address space. It also adaptively switches logical addresses to physical addresses in the flash memory by using block mapping, page mapping, and a two-level software cache technique. Furthermore, anticipatory I/O management using continuity counters and a prefetch scheme enables fast address translation. Experimental results show that the proposed address translation mechanism for CFTL provides better performance in address translation and memory space usage than the well-known NAND FTL (NFTL) and adaptive FTL (AFTL).

• 한국통신학회논문지
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• 제41권10호
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• pp.1167-1175
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• 2016

본 논문에서는 플래시 메모리의 FTL에서 페이지 매핑 기법을 기반으로 소거횟수를 줄이는 알고리듬을 제안한다. 제안된 알고리듬은 버퍼에서 매 쓰기요청들의 가중치들을 유지하고 이용하여 현재 쓰여질 요청의 시간적 지역성의 정도를 판단한다. 시간적 지역성을 효율적으로 이용하여 핫 요청을 판단하기 위해 현재 쓰여질 요청은 실험적으로 정한 기준점보다 높은 시간적 지역성을 가져야 한다. 반면 LRU 알고리듬을 이용한 FTL에서는 새로 쓰여질 요청을 항상 시간적 지역성이 높은 요청으로 판단하여 데이터를 순차적으로 저장하지만 제안된 알고리듬을 사용하여 판단된 핫 요청들의 데이터는 핫 블록에 집중적으로 저장한다. 핫 블록에 저장된 데이터들은 웜 블록의 데이터들보다 자주 업데이트되어 Garbage Collection 수행 시 핫 블록들 중 무효한 페이지가 많은 블록이 주로 희생블록으로 선택되므로 소거연산의 시작을 지연시켜 전체 소거횟수를 줄인다. 임의적인 요청을 위주로 하는 실제 I/O시스템에서 추출한 트레이스 파일들을 적용하여 검증한 결과, 기존의 LRU 알고리듬을 사용하는 경우에 비해 소거횟수는 9.3% 줄어들었다.

• 전자공학회논문지T
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• 제36T권4호
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• pp.71-81
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• 1999

시간제약 조건하에서 순차회로를 위한 새로운 CPLD(Complexity Programmable Logic Device) 기술 매핑 알고리즘을 제안한다. 본 기술매핑 알고리즘은 주어진 순차회로의 궤환을 검출한 후 궤환이 있는 변수를 임시 입력 변수로 분리한 후 조합논리 부분을 DAG(Directed Acyclic Graph)로 표현한다. DAG의 각 노드를 검색한 후, 출력 에지의 수가 2이상인 노드를 분할하지 않고 노드만을 복제(replication)하여 팬 아웃 프리 트리로 재구성한다. 이러한 구성 방법은 주어진 시간 조건 안에서 최소의 면적을 가질 수 있으며 처리 시간을 고려하기 위한 것이다. 기존의 CPLD 기술 매핑 알고리즘인 TEMPLA의 경우 팬 아웃 프리 트리를 구성할 때 출력 에지의 수가 2이상인 노드를 서브 그래프로 분할함으로서 매핑 결과 시간 제약 조건을 초과할 수 있다. 또한, TMCPLD(Technology Mapping for CPLD)의 경우는 출력 에지의 수가 2 이상인 노드를 포함한 트리를 복제하여 전체의 노드수가 증가되어 전체 수행시간이 길어지는 단점을 가지고 있다. 이러한 단점을 보완하기 위해 노드만을 복제한 팬 아웃 프리 트리의 구성방법을 제안한다. 시간제약 조건과 조사의 지연시간을 이용하여 그래프 분할이 가능한 다단의 수를 정하고, 각 노드의 OR 텀수를 비용으로 하는 초기비용과 노드 병합 후 생성될 OR 텀수인 전체비용을 계산하여 CPLD를 구성하고 있는 CLB(Configurable Logic Block)의 OR텀수보다 비용이 초과되는 노드를 분할하여 서브그래프를 구성한다. 분할된 서브그래프들은 collapsing을 통해 노드들을 병합하고, 주어진 소자의 CLB안에 있는 OR텀 개수에 맞게 Bin packing를 수행하였다. 제안한 기술매핑 알고리즘을 MCNC 논리합성 벤치마크 회로들에 적용하여 실험한 결과 기존의 CPLD 기술 매핑 툴인 TEMPLA에 비해 CLB의 수가 15.58% 감소되었다.