• 정보보호학회논문지
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• 제30권3호
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• pp.349-356
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• 2020

GIFT는 CHES 2017에서 제안된 PRESENT-like 암호 알고리즘이며, 비트 슬라이스로 구현 가능한 S-box를 사용했다[1]. 선형연산으로는 Bit-permutation을 사용했기 때문에 하드웨어에서 효율적으로 구현할 수 있지만, 소프트웨어상의 비트 슬라이스 구현을 위해서는 특정 변환 과정을 거쳐야 하므로 큰 비용이 소요된다. 본 논문에서는 효율적인 비트 슬라이스 구현이 가능한 Bit-permutation과 그를 적용한 GIFT-64-variant를 제안한다. GIFT-64-variant는 차분, 선형 분석 관점에서 기존 GIFT보다 안전성이 향상되었다.

• 융합보안논문지
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• 제10권2호
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• pp.19-26
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• 2010

본 연구에서는 정보은닉을 위한 스테가노그라피에 대한 연구로서 은닉기법에서 비트 플레인 추출방법을 통하여 쉽게 나타나지는 문제점을 보완하였다. 즉, Cover 이미지에 Logo 이미지를 은닉함에 있어 비트 플레인 분산방식 후 Pack 형식을 이용한 코드 빈도 조사와 연속값 조사 등을 통해 압축하여 용량을 줄인 후, Embedding하며 그때 seed 값을 주어 암호화를 높임으로써 쉽게 추출당하지 않을 수 있도록 하였다. 비트 플레인 추출방법은 (0-7)비트 중 어느 한 해당하는 비트에 값을 넣기 때문에 특정 비트에서 값이 보여 지는 문제점이 발생하기 하므로 이를 보완하기 위해 Premutaion 후 흩어져 있는 로고 이미지를 한쪽으로 쉬프트 시키는 Permutation 보완작업과 비트 플레인 분산삽입 방식, 팩 형식의 압축 프로그램 등을 적용하였다.

• ETRI Journal
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• 제29권6호
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• pp.820-822
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• 2007

ARIA and the Advanced Encryption Standard (AES) are next generation standard block cipher algorithms of Korea and the US, respectively. This letter presents an area-efficient unified hardware architecture of ARIA and AES. Both algorithms have 128-bit substitution permutation network (SPN) structures, and their substitution and permutation layers could be efficiently merged. Therefore, we propose a 128-bit processor architecture with resource sharing, which is capable of processing ARIA and AES. This is the first architecture which supports both algorithms. Furthermore, it requires only 19,056 logic gates and encrypts data at 720 Mbps and 1,047 Mbps for ARIA and AES, respectively.

• 정보보호학회논문지
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• 제33권2호
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• pp.183-191
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• 2023

암호 알고리즘은 많은 연산 자원을 요구하며 복잡한 수학적 원리를 통해 보안성을 가진다. 하지만 대부분의 사물인터넷 기기는 가용 자원이 한정적이며 그에 따라 연산 성능이 부족하다. 따라서 연산량을 적게 사용하는 경량암호가 등장하였다. 미국 국립표준기술연구소는 경량암호 표준화 공모전을 개최하여 경량암호의 원활한 보급을 꾀했다. 공모전의 알고리즘 중 하나인 TinyJAMBU는 순열 기반의 알고리즘이다. TinyJAMBU는 키 스케줄을 거치지 않는 대신 많은 순열 연산을 반복하며, 이때 시프트 연산이 주로 사용된다. 본 논문에서는 8-bit AVR 프로세서상에서 경량암호 TinyJAMBU를 고속 최적 구현하였다. 제안 기법은 시프트 연산을 반대 방향으로 하여 시프트 횟수를 최소화한 리버스 시프트 기법과 키와 논스가 고정인 환경에서 일부 연산을 사전 연산한 기법이다. 제안 기법은 순열연산에서 최대 7.03배, TinyJAMBU 알고리즘에 적용 시 최대 5.87배 성능 향상을 보였다. 키와 논스가 고정인 환경에서는 TinyJAMBU의 알고리즘이 최대 9.19배만큼 성능이 향상되었다.

• Journal of Communications and Networks
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• 제10권1호
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• pp.79-88
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• 2008

In this paper, we propose efficient peer assignment algorithms for low-latency transmission of scalable coded images in peer-to-peer networks, in which peers may dynamically join and leave the networks. The objective of our algorithm is to minimize the transmission time of a requested image that is scalable coded. When an image is scalable coded in different bit rates, the bit stream encoded in a lower bit rate is a prefix subset of the one encoded in a higher bit rate. Therefore, a peer with the same requested image coded in any bit rate, even when it is different from the requested rate, may work as a supplying peer. As a result, when a scalable coded image is requested, more supplying peers can be found in peer-to-peer networks to help with the transfer. However, the set of supplying peers is not static during transmission, as the peers in this set may leave the network or finish their transmission at different times. The proposed peer assignment algorithms have taken into account the above constraints. In this paper, we first prove the existence of an optimal peer assignment solution for a simple identity permutation function, and then formulate peer assignment with this identity permutation as a mixed-integer programming problem. Next, we discuss how to address the problem of dynamic peer departures during image transmission. Finally, we carry out experiments to evaluate the performance of proposed peer assignment algorithms.

• 정보보호학회논문지
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• 제15권1호
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• pp.99-107
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• 2005

ARIA는 128비트 블록 암호 알고리즘으로 128, 192, 256 비트 암호키를 사용한다. 또한 SPN (Substitution and Permutation encryption Network) 구조와 Involution 이진 행렬을 사용하여 초경량 환경 및 하드웨어 구현에 최적으로 개발되었다. 본 논문에서는 실제 스마트카드에 부주의한 ARIA 구현이 차분 전력 분석 공격 (Differential Power Analysis)에 취약함을 널이고자 한다. ARIA에 적용된 공격시점은 S-box 출력에 대한 소비 전력이며 이는 매우 현실적이며 위협적이다. 또한 두 개의 라운드 키만을 이용하여 ARIA의 master key (MK)를 얻을 수 있다.

• Journal of the Korean Society for Industrial and Applied Mathematics
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• 제6권2호
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• pp.75-84
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• 2002

Using good properties of an optimal normal basis of type I in a finite field ${\mathbb{F}}_{2^m}$, we present a design of a bit serial multiplier of Berlekamp type, which is very effective in computing $xy^2$. It is shown that our multiplier does not need a basis conversion process and a squaring operation is a simple permutation in our basis. Therefore our multiplier provides a fast and an efficient hardware architecture for a bit serial multiplication of two elements in ${\mathbb{F}}_{2^m}$.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.430-432
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• 2015

80/128-비트의 마스터키를 지원하는 초경량 블록암호 PRESENT-80/128의 하드웨어 구현에 대해 기술한다. PRESENT 알고리듬은 SPN (substitution and permutation network)을 기반으로 하며 31번의 라운드 변환을 갖는다. 64-비트 데이터 패스를 갖는 단일 라운드 변환 회로를 이용하여 31번의 라운드가 반복처리 되도록 하였으며, 암호화/복호화 회로가 공유되도록 설계하였다. Verilog HDL로 설계된 PRESENT 프로세서를 Virtex5 XC5VSX-95T FPGA로 구현하여 정상 동작함을 확인하였다. 최대 275 Mhz 클록으로 동작하여 550 Mbps의 성능을 갖는 것으로 예측되었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 추계학술대회
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• pp.485-487
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• 2017

국제 표준화 기구인 ISO/IEC에서 10118-3 표준으로 채택된 Whirlpool 해시 함수는 AES 블록 암호와 유사한 SPN(Substitution Permutation Network) 구조를 기반으로 하여 메시지의 무결성을 제공하는 알고리듬이다. 본 논문에서는 Whirlpool 해시 함수의 하드웨어 구현에 대해서 기술한다. 라운드 블록은 64-비트 데이터 패스로 설계하였으며, 10회의 라운드에 걸쳐서 암호화가 진행된다. 면적을 최소화하기 위해 키 확장과 암호화 알고리듬은 동일한 하드웨어를 사용한다. Verilog HDL을 이용해 Whirlpool 해시 함수를 모델링하였고, ModelSim으로 시뮬레이션을 수행하여 정상 동작을 확인하였다.

• 충청수학회지
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• 제22권4호
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• pp.789-797
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• 2009

Invertible transformations over n-bit words are essential ingredients in many cryptographic constructions. When n is large (e.g., n = 64) such invertible transformations are usually represented as a composition of simpler operations such as linear functions, S-P networks, Feistel structures and T-functions. Among them we will study T-functions which are probably invertible transformation and are very useful in stream ciphers. In this paper we will show that $f(x)=x+(g(x)^2{\vee}C)$ mod $2^n$ is a permutation with a single cycle of length $2^n$ if both the least significant bit and the third significant bit in the constant C are 1, where g(x) is a T-function.