• 전기의세계
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• 제31권5호
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• pp.355-360
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• 1982

In numerical computation, it is desirable to access any row or column, the main diagonal, subarrays, of a matrix without any conflict for successful parallel processing. To meet this requirement special storage scheme is used for conflict-free access of necessary data. Interconnection network, which connects processing elements and processing element memory modules, is required to execute the necessary operations. In this paper we discuss the skewing method for conflict-free, access to various bit slices and single-stage interconnection networks.

• Journal of Electrical Engineering and information Science
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• 제2권3호
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• pp.22-28
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• 1997

In this paper, we propose an efficient multicast addressing scheme for he self-routing multistage networks. Using only N-bit routing header an the simple hardware logic, the new scheme can efficiently provides all point-to-multipoint connections in single pass through the multistage copy networks. We also designed a hardware logic of switching element to implementation of multicasting in ATM switches are performed.

• International Journal of Contents
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• 제9권1호
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• pp.33-37
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• 2013

BCH code is one of the most widely used error correcting code for the detection and correction of random errors in the modern digital communication systems. The conventional BCH encoder that is operated in bit-serial manner cannot adequate with the recent high speed appliances. Therefore, parallel encoding algorithms are always a necessity. In this paper, we introduced a new systolic array type BCH parallel encoder. To study the area and speed, several parallel factors of the systolic array encoder is compared. Furthermore, to prove the efficiency of the proposed algorithm using tree-type structure, the throughput and the area overhead was compared with its counterparts also. The proposed BCH encoder has a great flexibility in parallelization and the speed was increased by 40% than the original one. The results were implemented on synthesis and simulation on FPGA using VHDL.

• 대한전자공학회논문지
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• 제27권8호
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• pp.1255-1259
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• 1990

A new ripple analog-to-digital converter (ADC) has been developed. It consists of two parallel ADCs and a switching network. The circuit operates on the analog input signal in two serial steps. First, a coarse conversion is made to determine the most significant bits by the first parallel ADC. The resultant bits control the switching network to connect a series resistor segment, within which the analog signal is contained, to the second parallel ADC. At second step, a fine conversion is made to determine the least significant bits by the second parallel ADC. The circuit requires 2(2\ulcorner\ulcorner1) comparators, 2(2\ulcorner\ulcorner resistors, and 2(2\ulcorner\ulcorner swithches for N-bit resolution.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
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• pp.269-272
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• 2001

In this paper we proposed the format converter design and implementation for real time image processing. This design method is based on realized the large processor-per-pixel array by integrated circuit technology in which this two types of integrated structure is can be classify associative parallel processor and parallel process with DRAM cell. Layout pitch of one-bit-wide logic is identical memory cell pitch to array high density PEs in integrate structure. This format converter design has control path implementation efficiently, and can be utilized the high technology without complicated controller hardware. Sequence of array instruction are generated by host computer before process start, and instructions are saved on unit controller. Host computer is executed the pixel-parallel operation starting at saved instructions after processing start

• 대한전기학회:학술대회논문집
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• 대한전기학회 1988년도 전기.전자공학 학술대회 논문집
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• pp.571-573
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• 1988

A new ripple analog-to-digital converter(ADC) has been developed. It consists of two parallel ADCs and a switching network. The circuit operates on the input signal in two serial steps. First a coarse conversion is made to determine the most significant bits by the first parallel ADC. The results control a switching network to connect the series resistor segment, the analog signal is contained within, to the second parallel ADC. At second step, a fine conversion is made to determine the least signification bits by the second parallel ADC. The circuit requires 2(2$\frac{N}{2}$) comparators, 2(2$\frac{N}{2}$) resistors, and 2(2$\frac{N}{2}$) switches for N-bit resolution.

• 정보보호학회논문지
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• 제33권2호
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• pp.165-173
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• 2023

본 논문에서는 32-bit RISC-V 프로세서 상에서 경량 블록 암호인 SIMECK과 SIMON의 카운터 운용 모드에 대한 최적 구현을 제안한다. CTR 운용 모드의 특징을 활용하여 일부 값을 사전 연산하는 라운드 함수 최적화, 단일평문 최적화와 2개의 평문 병렬 최적화를 제안한다. RISC-V 상에서의 SIMECK과 SIMON에 대한 선행 연구 결과가 존재하지 않기 때문에 단일 평문 최적화와 2개의 평문 병렬 최적화 구현물에 대해 사전 연산 기법이 적용된 구현물과 사전 연산이 적용되지 않은 구현물의 성능을 비교하였다. 결과적으로, 사전 연산 기법이 적용된 구현물은 사전 연산이 적용되지 않은 구현물 대비 모두 1%의 성능 향상을 확인하였다.

• 한국콘텐츠학회논문지
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• 제7권1호
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• pp.147-154
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• 2007

본 논문은 초광대역(Ultra Wideband: UWB) 신호 동기 획득을 위한 새로운 저전력 병렬 탐색기법을 제안한다. 기존의 병렬 탐색 방식은 다수의 상관기를 사용하여 동시에 탐색을 수행하기 때문에 고속의 동기획득이 가능하지만 다수의 상관기를 사용하므로 연산량이 증가되고, 이로 인해 소비전력이 증가하는 단점이 지적되고 있다. 본 논문에서 제안된 저전력 병렬 탐색기는 상관기의 입력 신호를 일정한 간격으로 나누어 구간별로 연산을 진행한다. 구간별 연산의 결과로 다음 구간에 대한 추가연산의 진행 여부를 판단하여 시스템의 불필요한 연산 처리 과정을 제거함으로써 연산량을 최소화한다. 제안된 병렬 탐색기와 기존의 탐색구조는 MATLAB을 이용하여 모의실험을 수행하였고, 일반적인 채널 환경과 옥내 다중 경로 페이딩환경에서 성능을 검증하였다. 실험 결과 AWGN환경에서 약 65%, 잡음이 인가된 다중 경로 환경에서 약20%의 연산량 감소를 확인하였다.

• 한국통신학회논문지
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• 제25권1B호
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• pp.1-7
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• 2000

일반적으로 일차원 광부호분할 다중접속 시스템은 광직교코드를 사용하여 부호화와 복호화를 수행하지만 이차원 광부호분할 다중접속 시스템에서는 병렬 데이터의 전송을 위하여 이차원의 광직교패턴코드를 사용하여 부호화와 복호화를 수행한다. 이 때 사용되는 광직교패턴코드는 자기상관값과 상호상관값 특성이 좋아야 하지만, 송수신단간의 시간에 대한 정보나 패턴의 동기화가 보장된다면 자기상관값에 대한 조건을 완화시킬 수 있으며 생성할 수 있는 패턴코드의 수도 늘어나게 된다. 본 논문에서는 2차원 데이터의 병렬전송을 위한 광부호분할 다중접속 시스템을 소개하고 2차원 패턴코드의 생성방법에 대하여 알아보며 제시된 생성방법에 대하여 다른 사용자의 간섭잡음에 의한 확률밀도함수와 그에 다른 각 패턴코드의 비트오율을 유도한다. 임계치 및 동시사용자수에 대한 비트오율을 통해 시스템의 성능을 확인하여 최적의 광직교패턴코드 생성의 조건을 제안한다.

• 융합신호처리학회논문지
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• 제11권3호
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• pp.244-249
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• 2010

차세대 멀티 레벨 셀 플래시 메모리들을 위해 복잡도가 낮은 에러 정정 코드 구현에 대한 요구가 커지고 있다. 일반적으로 부 표현 (sub-expression) 들을 공유하는 것은 복잡도와 칩 면적을 줄이기 위한 효과적인 방법이다. 본 논문에서는 직렬 선형 귀환 쉬프트 레지스터 구조를 기반으로 부 표현들을 이용한 저 복잡도 m-비트 병렬 BCH 인코더 구현 방법을 제안한다. 또한, 부 표현들을 탐색하기 위한 일반화된 방법을 제시한다. 부 표현들은 패리티 생성을 위해 사용하는 행렬(생성 행렬, generator matrix)의 부 행렬 (sub-matrix)과 다른 변수들의 합과의 행렬 연산에 의해 표현된다. 부 표현들의 수는 개로 한정되며, 탐색된 부 표현들은 다른 병렬 BCH 인코더 구현을 위해 공유되어질 수 있다. 본 논문은 구현 과정에서 다수의 팬 아웃에 의해 발생하는 문제점(지연)의 해결이 아닌 복잡도(로직 사이즈) 감소에 그 목적이 있다.