• 예술인문사회 융합 멀티미디어 논문지
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• 제7권2호
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• pp.331-339
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• 2017

본 논문에서는 임베디드 시스템에 적용 가능한 웹소켓 서버의 스레드 풀 관리 기법을 제안한다. 웹소켓은 동적인 웹을 구성하기 위하여 제안된 기술로서, HTML5와 jQuery를 이용하여 구성한다. 동적인 웹을 구성하기 위하여 Apache, Oracle등에서 다양한 연구가 진행되어 오고 있다. 기존의 웹 서비스 시스템은 대용량, 고성능의 하드웨어 사양을 필요로 하며, 임베디드 시스템에 적용하기엔 부적합하다. HTML5와 jQuery로 구성된 Node.js는 오픈소스로 구성된 대표적인 웹소켓 서버이며, 단일 스레드로 이루어진 자바스크립트 기반의 웹 어플리케이션이다. 이러한 Node.js는 임베디드 시스템에 적용하여 고속의 데이터를 처리하기에는 성능상의 한계가 있다. 본 논문에서는 이러한 문제점을 해결하기 위하여 스레드 풀로 운영되는 웹소켓 서버를 구성한다. 제안하는 웹소켓 서버의 스레드 풀은 비트 레지스터를 기반으로 관리되며, 임베디드 시스템에 적합하도록 구성한다. 제안하는 알고리즘의 성능을 평가하기 위하여 네트워크 성능 테스트 도구인 JMeter를 이용한다.

• 한국산업정보학회논문지
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• 제20권1호
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• pp.1-7
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• 2015

In this paper, a 12-bit high resolution, power and area efficiency hybrid digital pulse width modulator (DPWM) with process and temperature (PT) calibration has been proposed for digital controlled DC-DC converters. The hybrid structure of DPWM combines a 6-bit differential tapped delay line ring-mux digital-to-time converter (DTC) schema and a 6-bit counter-comparator DTC schema, resulting in a power and area saving solution. Furthermore, since the 6-bit differential delay line ring oscillator serves as the clock to the high 6-bit counter-comparator DTC, a high frequency clock is eliminated, and the power is significantly saved. In order to have a simple delay cell and flexible delay time controllability, a voltage controlled inverter is adopted to build the deferential delay cell, which allows fine-tuning of the delay time. The PT calibration circuit is composed of process and temperature monitors, two 2-bit flash ADCs and a lookup table. The monitor circuits sense the PT (Process and Temperature) variations, and the flash ADC converts the data into a digital code. The complete circuits design has been verified under different corners of CMOS 0.18um process technology node.

• 제어로봇시스템학회논문지
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• 제22권8호
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• pp.671-677
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• 2016

A Controller Area Network (CAN) is a serial communication protocol that is highly reliable and efficient in many aspects, such as wiring cost and space, system flexibility, and network maintenance. Therefore, it is chosen for the communication protocol between a single chip controller based on Field Programmable Gate Array (FPGA) and peripheral devices. In this paper, the design and implementation of CAN IP, which is written in VHSIC Hardware Description Language (VHDL), is presented. The implemented CAN IP is based on the CAN 2.0A specification. The CAN IP consists of three processes: clock generator, bit timing, and bit streaming. The clock generator process generates a time quantum clock. The bit timing process does synchronization, receives bits from the Rx port, and transmits bits to the Tx port. The bit streaming process generates a bit stream, which is made from a message received from a micro controller subsystem, receives a bit stream from the bit timing process, and handles errors depending on the state of the CAN node and CAN message fields. The implemented CAN IP is synthesized and downloaded into SmartFusion FPGA. Simulations using ModelSim and chip test results show that the implemented CAN IP conforms to the CAN 2.0A specification.

• 한국콘텐츠학회논문지
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• 제6권7호
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• pp.69-78
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• 2006

본 논문에서는 네트워크 물리층이 광소자들로 구성된 액티브 광 링네트워크 시스템에서의 전송 능력과 그에 따른 효율성에 관하여 기술한다. 실험을 위한 시뮬레이션은 광 전송 시스템에서 광 전송 품질을 측정 할 수 있는 트랜스미션메이커 WDM(Transmissionmaker WDM)이 사용되었다. 광액티브 네트워크는 메인링과 서브링에 의한 두 개의 링으로 구성되었다. 서브링의 노드 개수와 각 노드들 간의 간격에 따른 비트 에러율 (Bit Error Rate)의 특성을 측정한다. 이러한 물리층에서의 성능 분석은 액티브 광 링네트워크의 성능 최적화를 위한 설계의 기준이 된다. 따라서 궁극적으로는 실제 가입자망에서 각 노드의 물리적 거리, 트래픽 요구량, 가입자 수를 반영한 효율적인 광전송 시스템을 구성할 수 있다.

• 전자공학회논문지
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• 제54권2호
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• pp.47-52
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• 2017

본 논문에서는 생체 신호 처리를 위한 중간 속도를 갖는 A/D 변환기 설계를 위하여 1.8V 전원의 CMOS SAR(Successive Approximation Register) A/D 변환기를 설계하였다. 본 논문에서 C-DAC Array의 MSB단을 4분할하여 선형성을 향상시킨 10비트 SAR A/D 변환기 설계를 제안한다. 아날로그 입력이 인가되는 MSB 단의 전하가 충전되는 시간을 확보하여 선형성을 높였다. MSB단이 아날로그 입력을 샘플링하는 블록이기 때문에 초기 값을 보다 정교하게 받아들이는 원리를 통해 선형성을 확보하였다. C-DAC에서 Split 커패시터를 사용하여 면적을 최소화하고, 전력을 감소시켰다. 제안된 SAR A/D 변환기는 0.18um CMOS 공정을 이용하여 설계하였고, 공급 전압 1.8V에서 4MS/s의 변환속도를 가지며, 7.5비트의 ENOB(Effective Number of Bit)이 측정되었다. $850{\times}650um^2$의 면적, 총 전력소모는 123.105uW이고, 170.016fJ/step의 FOM(Figure of Merit)을 확인할 수 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(1)
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• pp.133-136
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• 2001

In this work, the problem of regulating and tracking available bit rate (ABR) traffic in ATM network. The issue of providing control signals to throttled sources at distant location from bottlenecked node is of particular interest. Network modeling and design of controller is outlined. To obtain optimal control, receding horizon control (RHC) theory is applied. Simulation results are presented in views of regulation and tracking problems with or without constraints.

• 한국전자통신학회논문지
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• 제15권3호
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• pp.445-450
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• 2020

협력 네트워크는 전송기에서 송신기로 신호를 전송할 때 여러 개의 중계기를 통해 신호를 전송함으로써 통신성능을 향상시키고 전송용량을 증가시키는 장점을 제공한다. 본 논문에서는 송신기와 중계기 사이에서는 일반적인 이진변조방식을 이용하여 신호를 전송하고 중계기와 수신기 사이에서는 차등 공간 시간 코드 방식을 적용한 신호전송 시스템을 고려한다. 먼저 송신기와 중계기 사이에서 동기방식과 차등변조 방식을 적용했을 때의 성능을 분석한다. 변조방식 및 중계기의 개수를 고려한 다양한 중계기 위치에서의 성능 또한 비교한다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제10권11호
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• pp.5381-5399
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• 2016

Currently, the quantize-and-forward (QF) scheme with high order modulation and quantization has rather high complexity and it is thus impractical, especially in multiple relay cooperative communications. To overcome these deficiencies, an improved low complex QF scheme is proposed by the combination of the low order binary phase shift keying (BPSK) modulation and the 1-bit and 2-bit quantization, respectively. In this scheme, the relay selection is optimized by the best relay position for best bit-error-rate (BER) performance, where the relays are located closely to the destination node. In addition, an optimal power allocation is also suggested on a total power constraint. Finally, the BER and the achievable rate of the low order 1-bit, 2-bit and 3-bit QF schemes are simulated and analyzed. Simulation results indicate that the 3-bit QF scheme has about 1.8~5 dB, 4.5~7.5 dB and 1~2.5 dB performance gains than those of the decode-and-forward (DF), the 1-bit and 2-bit QF schemes, at BER of $10^{-2}$, respectively. For the 2-bit QF, the scheme of the normalized Source-Relay (S-R) distance with 0.9 has about 5dB, 7.5dB, 9dB and 15dB gains than those of the distance with 0.7, 0.5, 0.3 and 0.1, respectively, at BER of $10^{-3}$. In addition, the proposed optimal power allocation saves about 2.5dB much more relay power on an average than that of the fixed power allocation. Therefore, the proposed QF scheme can obtain excellent features, such as good BER performance, low complexity and high power efficiency, which make it much pragmatic in the future cooperative communications.

• Journal of Communications and Networks
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• 제18권3호
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• pp.387-396
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• 2016

Multiuser communication has been an important research area of underwater acoustic communications and networking. This paper studies the use of adaptive orthogonal frequency-division multiple access (OFDMA) in a downlink scenario, where a central node sends data to multiple distributed nodes simultaneously. In practical implementations, the instantaneous channel state information (CSI) cannot be perfectly known by the central node in time-varying underwater acoustic (UWA) channels, due to the long propagation delays resulting from the low sound speed. In this paper, we explore the CSI feedback for resource allocation. An adaptive power-bit loading algorithm is presented, which assigns subcarriers to different users and allocates power and bits to each subcarrier, aiming to minimize the bit error rate (BER) under power and throughput constraints. Simulation results show considerable performance gains due to adaptive subcarrier allocation and further improvement through power and bit loading, as compared to the non-adaptive interleave subcarrier allocation scheme. In a lake experiment, channel feedback reduction is implemented through subcarrier clustering and uniform quantization. Although the performance gains are not as large as expected, experiment results confirm that adaptive subcarrier allocation schemes based on delayed channel feedback or long term statistics outperform the interleave subcarrier allocation scheme.

• 한국통신학회논문지
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• 제36권12A호
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• pp.941-949
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• 2011

선택적 협력 공간 다중화 기술은 단일 안테나를 갖는 소스 노드, 다수의 중계기와 다중 안테나를 갖는 도착 노드가 있는 환경에서 공간 다중화 이득과 추가적인 선택적 다이버시티를 동시에 얻을 수 있다. 그러나 이 방법은 특정 중계기에서 전달된 심볼이 경로 손실에 의해 손실될 수 있는 단점이 있다. 본 논문에서는 이러한 단점을 보완하고 비트 오류율 성능을 향상시키기 위해 전체 중계기 중에서 고정된 수의 중계기를 선택하는 대신 주어진 데이터 전송률 이상의 채널 용량을 갖는 중계기를 기회적으로 선택하고 협력 단계에서 신호를 전달할 때 선택된 중계기와 수신단 사이의 채널을 고려하여 공간 다중화 전송 모드와 공간 다이버시티 전송 모드 중 하나를 결정하는 방법을 제안한다. 제안된 방법은 기존의 방법에 비해 추가적인 공간 다이버시티 이득을 얻음으로써 낮은 SNR 영역에서 약 1.5~2dB의 이득을 얻을 수 있다.