• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.305-308
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• 2002

An 1.8V 6bit IGSPS ADC for high speed data acquisition is discussed in this paper. This ADC is based on a flash ADC architecture because the flash ADC is the only practical architecture at conversion rates of IGSPS and beyond. A straightforward 6bit full flash A/D converter consists of two resistive ladders with 63 laps, 63 comparators and digital blocks. One important source of errors in flash A/D converter is caused by the capacitive feedthrough of the high frequency input signal to the resistive reference-lauder. Consequently. the voltage at each tap of the ladder network can change its nominal DC value. This means large transistors have a large parasitic capacitance. Therefore, a dual resistive ladder with capacitor is employed to fix the DC value. Each resistive ladder generates 32 clean reference voltages which alternates with each other. And a two-stage amplifier is also used to reduce the effect of the capacitive feedthrough by minimizing the size of MOS connected to reference voltage. The proposed ADC is based on 0.18${\mu}{\textrm}{m}$ 1-poly 6-metal n-well CMOS technology, and it consumes 307㎽ at 1.8V power supply.

• 전자공학회논문지A
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• 제33A권4호
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• pp.152-161
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• 1996

In tis work, a three-stage pipelined A/D converter (ADC) was implemented to obtain 10-bit resolution at a conversion rate of 20 msamples/s for video applications. The ADC consists of three identical stages employing a mid-rise coding technique. The interstage errors such as offsets and clock feedthrough are digitally corrected in digitral logic by one overlapped bit between stages. The proposed ADC is optimized by adopting a unit-capacitor array architecture in the MDAC to improve the differential nonlinearity and the yield. Reduced power dissipation has been achieve dby using low-power latched comparators. The prototype was fabricated in a 0.8$\mu$m p-well CMOS technology. The ADC dissipates 160 mW at a 20 MHz clock rate with a 5 V single supply voltage and occupies a die area of 7 mm$^{2}$(2.7 mm $\times$ 2.6mm) including bonding pads and stand-alone internal bias circuit. The typical differential and integral nonlinarities of the prototype are less than $\pm$ 0.6 LSB and $\pm$ 1 LSB, respectively.

• 한국정보과학회논문지:정보통신
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• 제30권6호
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• pp.695-704
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• 2003

웨이블릿 기반 비디오는 DCT 기반 비디오에 비해 전송오류에 더 민감하다. 즉, 어떤 프레임의 부대역에 오류가 발생하면 같은 프레임의 다른 부대역뿐 아니라 그 프레임을 참조하는 이후 프레임의 복원에도 영향을 주어 비디오의 화질이 감소하게 된다. 본 논문에서는 프레임 간 참조를 수행하는 웨이블릿 비디오의 오류 전파를 줄이기 위해 프레임 내 참조 기법을 제안한다. 제안된 기법에서는 LL 부대역을 제외한 나머지 부대역에서 같은 프레임의 하위 부대역을 참조하여 다른 프레임으로의 오류전파를 줄인다. 무선 채널에서의 비트 에러 패턴을 이용하여 모의실험을 수행한 결과 화면의 움직임이 빠른 비디오에서는 제안된 기법의 성능이 압축율에 관계없이 우수하였으며 화면의 움직임이 거의 없는 비디오에서는 비트율이 높은 경우에 성능이 높은 것으로 나타났다.

• 정보보호학회논문지
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• 제28권6호
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• pp.1329-1342
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• 2018

최근 양자 컴퓨터에 대한 개발이 활발히 진행되면서, 기존에 널리 사용되고 있는 RSA와 타원곡선 암호 알고리즘의 안전성에 대한 문제가 제기되고 있다. 이에 대응하기 위하여 미국 표준기술연구원(NIST)은 양자 컴퓨팅 환경에서도 안전한 공개키 암호 기법에 대한 표준화 작업을 진행하고 있다. 대표적인 포스트 양자 암호(post-quantum cryptography, PQC) 기법으로는 격자기반 암호(lattice-based cryptography)가 있으며, NIST의 PQC 표준화 공모에도 다양한 격자기반 암호 기법들이 제안되었다. 이 중 EMBLEM은 기존의 LWE (learning with errors) 가정을 기반으로 하여 설계된 암호 기법들과는 달리, 더 직관적이고 효율적으로 암/복호화가 가능한 새로운 다중 비트 암호화 방법을 제안하였다. 본 논문에서는 LWR(learning with rounding) 가정을 추가적으로 사용하여 더 효율적으로 동작하는 다중 비트 암호화 기법을 제안한다. 그리고 제안하는 기법의 안전성을 증명하고, EMBLEM 및 R.EMBLEM과의 비교를 통해 효율성을 분석한다.

• 전자공학회논문지
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• 제50권8호
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• pp.136-142
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• 2013

DDR4와 같은 고속동작을 위한 메모리 제품에서, 데이타의 신뢰도 증가를 위해 CRC 기능이 추가되었다. 기존의 CRC 방식은 많은 부가회로 면적과 지연시간이 요구되기 때문에 고속동작의 메모리 제품에서 CRC 계산을 위한 내부 타이밍 마진의 부족현상이 증가한다. 따라서 본 논문에서는 이러한 문제를 해결할 수 있도록 matrix형 CRC 방법을 제시하고 CRC 계산을 빠르게 할 수 있는 XOR/XNOR 게이트를 제시하였다. matrix형 CRC는 모든 홀수 비트오류를 검출 가능하며, 4의 배수비트 오류를 제외한 짝수비트오류도 검출가능하다. 또한 단일오류(single error)에 대해서는 오류 정정이 가능하여 메모리 제품과 시스템간의 CRC 오류로 인한 데이터 재 전송의 부하를 감소시킬 수 있다. 또한 기존 방식대비 부가회로면적을 57% 개선할 수 있다. 제안한 XOR/XNOR는 6개의 TR.(트랜지스터)로 구성하였으며, 기존의 CRC 대비 35%의 면적 오버헤드를 감소시킬 수 있으며, 50%의 게이트 지연을 감소시킬 수 있다.

• 한국정보처리학회논문지
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• 제6권1호
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• pp.247-252
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• 1999

낮은 Bit Rate의 음성부호화 방식을 구현하기 위해 필요한 파라메터로서 피치정보가 있다. 연속음성에서 정규화 된 피치정보를 추출하는 방법에서는 음성의 시작이나 끝부분, 무성음 혹은 무성자음과 유성음이 같이 존재하는 프레임, 프레임 경계부에서 피치추출 오류가 발생한다. 이러한 오류를 억제하기 위하여 본 연구에서는 FIR-STREAK 필터의 출력 잔차신호에서 피치정보를 얻는 개별 피치추출법을 제안하였다. 이 방법은 피치정보를 정규화하지 않고 연속적으로 변위하는 피치간격을 적절하게 나타낼 수 있다. 실험결과, 개별 피치추출법은 음성의 시작이나 끝부분, 무성음 혹은 무성자음과 유성음이 같이 존재하는 프레임, 프레임 경계부에서도 유효한 피치정보를 얻을 수 있음을 알 수 있었다. 이 방법은 음성부호화방식, 음성분석, 음성합성, 음성인식등에 응용할 수 있을 것으로 기대된다.

• 한국정보전자통신기술학회논문지
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• 제11권4호
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• pp.430-435
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• 2018

본 논문에서는 부호 길이가 작은 LCPC 부호에 대한 개선된 복호 방식을 제안하였다. LCPC 부호는 터보 부호나 LDPC 부호에 비해 복잡도가 낮고 요구되는 메모리도 적어 IoT 단말 간 통신에 적합하다. IoT 단말은 에너지가 제한되어 있어서 복잡도가 낮아야 하며 종단 간 지연 시간이 짧아야 하는 경우가 많다. 또한, 전송되는 패킷 길이가 작고 IoT 단말의 신호 처리 능력이 작기 때문에 LCPC 부호 시스템이 가능한 한 간단해야 한다. LCPC 부호는 단일 오류는 모두 정정할 수 있고 2개의 오류 중 일부를 정정할 수 있다. 본 논문에서는 변조기 출력단의 소프트 값을 이용하여 2개의 오류를 모두 정정함으로서 복잡도를 증가시키지 않고서도 비트 오율 성능을 개선하였다. 본 논문에서 제안한 복호 방식을 이용하여 시뮬레이션을 한 결과 기존의 복호 방식에 비해 $10^{-4}$의 비트 오율에서 약 1.1[dB]의 부호 이득을 얻을 수 있었다.

• 한국통신학회논문지
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• 제35권9C호
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• pp.721-728
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• 2010

재귀적 구조의 SPCPC (single parity check product code)인 CAMC (constant amplitude multi-code) 는 반복적 복호를 행할 때 SPCPC에 비하여 오류 정정 성능이 우수하다. 본 논문에서는 대역확산 신호인 CAMC의 처리 이득이 성능 향상에 미치는 영향을 분석한다. 일반적인 곱 부호에서는 반복적 복호로 오류 정정 과정이 종료되지만, CAMC 는 반복적 복호 후의 역확산 과정에서 추가적으로 오류가 정정된다. 잔존하는 비트 오류의 수가 ($\sqrt{N}/2-1$)개 이하인 경우에는 (N은 코드워드의 길이), 역확산 과정에서 그 오류들은 모두 정정된다. 반복적 복호에서 EI (extrinsic information)의 분포 형태를 관찰한 결과, 초기의 EI 분포는 대체로 랜덤하나, 몇 회의 iteration 후에는 ($-E_{max}$) 혹은 ($+E_{max}$)의 이진 값으로 수렴한다. EI의 분포가 오류 정정의 진행 사항을 반영하는 점을 이용하는 iteration 제어 방법을 실험한 결과 Eb/No 에서 약 0.2 dB의 이득을 얻었다.

• Journal of applied mathematics & informatics
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• 제14권1_2호
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• pp.461-471
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• 2004

In recent years, large volumes of data are transferred between a computer system and various subsystems through digital logic circuits and interconnected wires. And there always exist potential errors when data are transferred due to electrical noise, device malfunction, or even timing errors. In general, parity checking circuits are usually employed for detection of single-bit errors. However, it is not sufficient to enhance system reliability and availability for efficient error detection. It is necessary to detect and further correct errors up to a certain level within the affordable cost. In this paper, we report a generation of 3-distance code using the characteristic matrix of a PBCA.

• 대한전자공학회논문지SD
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• 제48권4호
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• pp.14-23
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• 2011

본 논문에서는 자체보정 벡터 발생기(Self-Calibrated Vector Generator)를 이용한 7-bit 2GSPS folding/interpolation A/D Converter (ADC)를 제안한다. 제안하는 ADC는 2GSPS 의 고속 변환에 적합한 상위 2-bit, 하위 5-bit 인 분할구조로 설계 되었으며, 각각의 folding/interpolation rate는 4와 8로 설정되었다. 최대 1GHz의 높은 입력신호를 처리하기 위해 cascade 구조의 preprocessing block을 적용하였으며, 전압 구동 방식 interpolation 기법을 적용하여 기준전압 생성 시 발생하는 추가적인 전력소모를 최소화하였다. 또한, 새로운 개념의 자체보정 벡터 발생기를 이용하여 device mismatch, 기생 저항 및 커패시턴스 등에 의한 offset error를 최소화하였다. 제안하는 ADC는 1.2V 0.13um 1-poly 7-metal CMOS 공정을 사용하여 설계 되었으며 calibration 회로를 포함한 유효 칩 면적은 2.5$mm^2$ 이다. 측정 결과 입력 주파수 9MHz, sampling 주파수 2GHz에서 39.49dB의 SNDR 특성을 보이며, calibration 회로의 작동결과 약 3dB 정도의 SNDR의 상승을 확인하였다.