• 전기전자학회논문지
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• 제17권3호
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• pp.346-351
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• 2013

모바일 시스템에서는 비용 및 전력 효율이 중요하기 때문에 부동소수점 연산기 개발 시 32-비트 데이터 형식대신 24-비트 데이터 형식을 사용하는 것이 좋다. 하지만 24-비트 데이터 형식을 사용할 경우 32-비트 데이터 형식에 비해 연산기의 정확도가 낮아질 수 있다. 3D 그래픽과 같이 연속적인 부동소수점 연산 처리가 많이 요구될 경우 연산기의 정확도에 대한 논의와 검증이 중요하다. 나눗셈은 3D 그래픽에 사용되는 연산 중 OpenGL에서 규정한 정확도를 만족하기 가장 어려운 연산 중 하나이다. 현재까지 OpenGL에서 규정한 정확도를 만족하는 것이 대수적으로 검증된 24-비트 부동소수점 제산기는 알려진 바가 없다. 본 논문에서는 24-비트 부동소수점 제산기를 분석하고, OpenGL ES 3.0에서 규정한 $10^{-5}$의 정확도를 만족함을 대수적으로 검증한다.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.20-25
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• 2009

본 논문에서는 모바일 환경 기반의 3차원 그래픽 연산을 위한 조명처리 엔진 및 쉐이더 프로세서에 사용 가능한 제곱근과 역제곱근 연산기의 구조를 제안한다. 제안하는 구조는 Taylor 전개식을 기반으로 하여 참조 테이블 및 보정 유닛으로 구성되어 있어 참조 테이블의 크기를 줄였다. 연산 결과는 IEEE-754 표준의 단정도 32 bit 부동소수점 형식과 모바일 환경을 위하여 이를 축소한 24 bit 부동소수점 형식에 대해 OpenGL 1.x ES 에서 요구하는 $10^{-5}$의 정확도를 거의 만족한다. 제안된 구조에 따라 설계된 제곱근 및 역제곱근 연산기는 Verilog-HDL을 사용하여 설계되었으며 파라미터 변경을 통하여 24 bit와 32 bit 연산이 가능하도록 합성이 가능하고 1사이클의 잠복기를 갖는다. 설계된 연산기들의 동작은 FPGA를 이용한 검증시스템을 통하여 검증하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제5권3호
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• pp.195-203
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• 2005

Recently, a novel multi-bit nonvolatile memory based on double gate (DG) MOSFET is proposed to overcome the short channel effects and to increase the memory density. We need more complex voltage schemes for DG MOSFET devices. In view of peripheral circuits driving memory cells, one should consider various voltage sources used for several operations. It is one of the key issues to minimize the number of voltage sources. This criterion needs more caution in considering a DG nonvolatile memory cell that inevitably requires more number of events for voltage sources. Therefore figuring out the permissible range of operating bias should be preceded for reliable operation. We found that reliable operation largely depends on the depletion conditions of the silicon channel according to charge amount stored in the floating gates and the negative control gate voltages applied for read operation. We used Silvaco Atlas, a 2D numerical simulation tool as the device simulator.

• 한국정보과학회논문지:시스템및이론
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• 제31권1_2호
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• pp.51-58
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• 2004

대부분의 공개키 기반 암호시스템은 유한체 $GF(2^m)$ 상의 산술 연산들을 기반으로 구축된다. 이들 연산 중 덧셈을 제외한 다른 연산들은 곱셈 연산을 반복하여 계산되므로, 곱셈 연산의 효율적인 구현은 공개키 기반 암호시스템에서 매우 중요하다. 본 논문에서는 All-One Polynomial에 의해 정의된 $GF(2^m)$ 상의 효율적인 Bit-Parallel 정규기저 곱셈기를 제안한다. 게이트 및 시간적인 면에서 본 곱셈기의 복잡도(complexity)는 이전에 제안된 같은 종류의 곱셈기 보다 낮거나 동일하다. 또한, 본 논문의 곱셈기는 아키텍처가 규칙적(regular)이어서 VLSI 구현에 적합하다.

• 정보보호학회논문지
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• 제25권2호
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• pp.241-251
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• 2015

유한체 연산을 기반으로 하는 공개키 암호 시스템은 고속 연산이 매우 중요한 과제이다. 본 논문에서는 8-bit ATmega128 프로세서 환경에서 이진 기약다항식 $f(x)=x^{271}+x^{207}+x^{175}+x^{111}+1$과 $f(x)=x^{193}+x^{145}+x^{129}+x^{113}+1$을 이용한 감산 연산의 효율성을 높이는 데에 중점을 두었다. 기존의 감산 연산 알고리즘인 Fast reduction의 최종적인 감산 결과 값을 제시함으로써, 중복 발생하는 메모리 접근을 최소화 하여 최적화된 감산 알고리즘을 제시한다. 제안하는 기법을 어셈블리 언어로 구현 시 기존의 감산 연산 알고리즘과 비교하여 각각 53%, 55% 향상된 결과를 얻었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2006년도 춘계종합학술대회
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• pp.632-636
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• 2006

기지국 및 중계기를 통한 다양한 무선 통신 서비스 및 통화품질 개선을 위해서는 사용 환경과 계절 및 시간대에 따른 전파의 특성과 차량 및 고객의 유동 특성 등을 감안한 기지국 안테나의 셀 영역 제어가 필요하다. 본 논문은 사용 환경 조건에 따라 특정 방향으로 지향 이득을 제어하여 빔 스캔 특성을 얻을 수 있는 이중 대역 기지국 안테나 시스템을 제안하고 이를 구현하였다. 제작된 안테나의 방사부는 5.8GHz 대역의 ITS용 $1\times3$ Sub-Array 2개와 2.3GHz 대역의 WiBro용으로 Single 방사소자 2개로 구성된다. 각각은 ITS용 13dBi, WiBro용 12dBi의 이득을 얻었다. RF Mdodule은 스위치, 증폭기, PAD, 3-Bit 위상천이기, Power Divider로 구성했다. 위상은 $45^{\circ},\;90^{\circ},\;180^{\circ}$의 3-Bit 위상 천이기를 사용함으로써, 빔 스캔 범위는 ITS용으로 $0^{\circ}$에서 최대 $19^{\circ}$까지, WiBro용으로 $0^{\circ}$에서 최대 $45^{\circ}$까지 전자식 제어가 가능하도록 설계하였고, 제작 측정하여 설계치와 비교 분석하였다.

• 한국정보통신학회논문지
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• 제25권9호
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• pp.1158-1165
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• 2021

본 논문은 메모리의 사이즈를 줄이기 위해 Pooling Layer가 MAC에 통합된 구조의 최적화된 CNN가속기를 설계하는 것을 제안한다. 메모리와 데이터 전달 회로의 최소화를 위해 MNIST를 이용하여 학습된 32bit 부동소수점 가중치 값을 8bit로 양자화하여 사용하였다. 가속기칩 크기의 최소화를 위해 MNIST용 CNN 모델을 1개의 Convolutional layer, 4*4 Max Pooling, 두 개의 Fully connected layer로 축소하였고 모든 연산에는근사화 덧셈기와 곱셈기가 들어간 특수 MAC을 사용한다. Convolution 연산과 동시에 Pooling이 동작하도록 설계하여 내장 메모리를 94% 만큼 축소하였으며, pooling 연산의 지연 시간을 단축했다. 제안된 구조로 MNIST CNN 가속기칩을 TSMC 65nm GP 공정으로 설계한 결과 기존 연구결과의 절반 크기인 0.8mm x 0.9mm = 0.72mm²의 초소형 가속기 설계 결과를 도출하였다. 제안된 CNN 가속기칩의 테스트 결과 94%의 높은 정확도를 확인하였으며, 100MHz 클럭 사용시 MNIST 이미지당 77us의 빠른 처리 시간을 획득하였다.

• 정보보호학회논문지
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• 제33권2호
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• pp.165-173
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• 2023

본 논문에서는 32-bit RISC-V 프로세서 상에서 경량 블록 암호인 SIMECK과 SIMON의 카운터 운용 모드에 대한 최적 구현을 제안한다. CTR 운용 모드의 특징을 활용하여 일부 값을 사전 연산하는 라운드 함수 최적화, 단일평문 최적화와 2개의 평문 병렬 최적화를 제안한다. RISC-V 상에서의 SIMECK과 SIMON에 대한 선행 연구 결과가 존재하지 않기 때문에 단일 평문 최적화와 2개의 평문 병렬 최적화 구현물에 대해 사전 연산 기법이 적용된 구현물과 사전 연산이 적용되지 않은 구현물의 성능을 비교하였다. 결과적으로, 사전 연산 기법이 적용된 구현물은 사전 연산이 적용되지 않은 구현물 대비 모두 1%의 성능 향상을 확인하였다.

• 공학논문집
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• 제2권1호
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• pp.31-37
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• 1997

본 논문에서의 ALU는 덧셈, 뺄셈, 1증가, 1 감소, 2의 보수 등의 산술 연산을 수행하는 산술 연산 회로, 논리합, 논리곱, 배타논리합, 부정과 같은 논리 연산을 수행하는 논리 연산 회로, 쉬프트 연산 및 산술 혹은 논리 연산 회로의 연산 결과를 데이터 버스로 전송하는 기능을 담당하는 쉬프터로 구성되며, 이러한 기본적인 ALU 기능과 관련된 명령어는 Z80 명령어에서 추출하여 ALU의 내부 회로를 설계하였고, 이 설계된 회로를 그래픽 화면으로 구성하여 데이터의 연산이 ALU 내부에서 어떤 과정과 경로를 거쳐 수행되는 가를 비트 및 논리 게이트 단위까지 처리하여 ALU 구조와 단계별 연산 과정을 그래픽 형태로 학습하는 교육 시스템이다.

• 대한전자공학회논문지SD
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• 제42권6호
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• pp.1-8
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• 2005

본 논문에서는, 1.8V 6bit 2GSPS Nyquist CMOS A/D 변환기를 제안한다. 6bit의 해상도와 초고속의 샘플링과 입력 주파수를 만족시키면서 저 전력을 구현하기 위하여 Interpolation Flash type으로 설계되었다. 같은 해상도의 Flash A/D 변환기에 비해 프리앰프의 수가 반으로 줄기 때문에 작은 입력 커패시턴스를 가지며 면적과 전력소모 작게 할 수 있다. 또한 본 연구에서는 고속 동작의 문제점들을 해결하기 위하여 새로운 구조의 One-zero Detecting Encoder, Reference Fluctuation을 보정하기 위한 회로, 비교기 자체의 Offset과 Feedthrough에 의한 오차를 최소화하기 위하여 Averaging Resistor와 SNDR을 향상시키기 위한 Track & Hold, 제안하는 Buffered Reference를 설계하여 최종적으로 2GSPS Nyquist 입력의 A/D converter 출력 결과를 얻을 수가 있었다. 본 연구에서는 1.8V의 공급전압을 가지는 0.18$\mu$m 1-poly 3-metal N-well CMOS 공정을 사용하였고, 소비전력은 145mW로 Full Flash 변환기에 비해 낮음을 확인 할 수 있었다. 실제 제작된 칩은 측정결과 2GSPS에서 SNDR은 약 36.25dB로 측정되었고, Static 상태에서 INL과 DNL은 각각 $\pm$0.5LSB 로 나타났다. 유효 칩 면적은 977um $\times$ 1040um의 면적을 갖는다.