• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 추계학술대회
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• pp.401-404
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• 2016

본 논문은 HEVC의 엔트로피 코딩방법인 CABAC Encoder를 위한 효율적인 하드웨어 구조를 제안한다. CABAC의 이진 산술 부호화(Binary Arithmetic Encode)는 각 단계간의 의존도가 높아 빠른 연산이 어렵다. 제안하는 이진 산술 부호화기는 입력으로 들어오는 빈을 고속으로 처리하기 위하여 4단계의 파이프라인 구조로 설계 되었다. 입력 빈의 값에 따라 MPS(Most Probable Symbol) 혹은 LPS(Least Probable Symbol)로 결정되어 이진 산술 부호화를 수행 하며 반복되는 연산으로 발생하는 Critical path는 LUT를 사용하여 줄일 수 있었고 하드웨어 면적을 줄이기 위해 메모리를 사용하지 않는 구조로 설계 되었다. 제안하는 CABAC의 이진 산술 부호화기는 Verilog-HDL로 설계하였으며 65nm 공정으로 합성하였다. 합성 결과 게이트수는 3.17k 이며 최대 동작주파수는 1.53GHz이다.