• Journal of Computing Science and Engineering
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• 제9권4호
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• pp.204-213
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• 2015

Under the conditional independence assumption among local features, the Naive Bayes Nearest Neighbor (NBNN) classifier has been recently proposed and performs classification without any training or quantization phases. While the original NBNN shows high classification accuracy without adopting an explicit training phase, the conditional independence among local features is against the compositionality of objects indicating that different, but related parts of an object appear together. As a result, the assumption of the conditional independence weakens the accuracy of classification techniques based on NBNN. In this work, we look into this issue, and propose a novel Bayesian network for an NBNN based classification to consider the conditional dependence among features. To achieve our goal, we extract a high-level feature and its corresponding, multiple low-level features for each image patch. We then represent them based on a simple, two-level layered Bayesian network, and design its classification function considering our Bayesian network. To achieve low memory requirement and fast query-time performance, we further optimize our representation and classification function, named relation-based Bayesian network, by considering and representing the relationship between a high-level feature and its low-level features into a compact relation vector, whose dimensionality is the same as the number of low-level features, e.g., four elements in our tests. We have demonstrated the benefits of our method over the original NBNN and its recent improvement, and local NBNN in two different benchmarks. Our method shows improved accuracy, up to 27% against the tested methods. This high accuracy is mainly due to consideration of the conditional dependences between high-level and its corresponding low-level features.

• 한국산학기술학회논문지
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• 제11권8호
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• pp.2793-2800
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• 2010

이 논문에서는 여름철 일일 전력수요 총량을 예측하는 회귀모형을 개발한다. 경제적인 전력 생산계획을 수립하기위해 예측 오차율을 낮추는 것은 매우 중요하다. 전력수요가 크게 증가하는 여름철 전력수요를 예측하기위해 기존 연구에서는 외기온도 및 직전일 전력수요를 고려하였으나, 이 논문에서는 기존 연구에서 제시한 예측 오차율을 개선하기 위해 전력수요의 요일별 특성을 추가적으로 고려한 회귀모형을 개발한다. 이 논문에서는 여름철 전력수요의 요일별 패턴은 최고차항의 계수가 음수인 2차 함수 형태를 나타냄을 확인하였다. 즉, 2005년부터 2009년까지 5년간의 여름철 전력수요 패턴을 살펴본 결과 전력수요 총량은 일요일에 가장 낮고 월요일부터 증가하다가 수요일이나 목요일부터 다시 감소하는 패턴을 보인다. 이 논문에서 제안하는 여름철 전력수요 예측 회귀모형의 타당성을 검증하기 위해 2005년부터 2009년까지 실제 전력수요 데이터를 바탕으로 여름철 전력수요 총량을 예측한 결과, 평균 오차율(MAPE: Mean Absolute Percentage Error)과 최대 오차율(MPE: Maximum Percentage Error)이 각각 3.08%와 8.99%를 넘지 않는 수준임을 확인하였다. 또한 기존 연구에서 제시한 방법과 비교하여도 평균 오차율과 최대 오차율 모두 기존 연구에서 제시한 오차율보다 우수함을 확인하였다.

• 한국콘텐츠학회논문지
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• 제16권5호
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• pp.251-258
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• 2016

최근 클라우드 컴퓨팅, 사회 관계망 서비스 등의 분야에서 고속 저장 장치에 대한 수요가 크게 증가하고 있다. 성능이 우수한 고속 저장 장치가 개발되고 있지만 현재 리눅스 운영체제의 입출력 스택은 하드 디스크 드라이브를 고려해서 설계되었기 때문에 고속 저장 장치를 충분히 활용하고 있지 못하다. 이 논문에서는 고속 저장 장치의 입출력 대역폭과 입출력 지연시간을 최대로 활용할 수 있는 최적화된 입출력 스택을 제안한다. 이를 위해 기존 리눅스의 블록 입출력 계층을 새로운 인터페이스를 가지는 입출력 계층으로 대체하고 최적화한다. 제안된 입출력 계층은 기존의 하드 디스크 드라이브를 고려한 블록 계층을 우회하고 디바이스 드라이버를 최적화하여 고속 저장 장치의 성능을 최대한 이용할 수 있게 해준다. 또한, 리눅스의 ext2/ext4 파일 시스템을 제안된 입출력 계층 위에서 동작할 수 있도록 최적화하였고, 벤치마크 실험 결과를 통해서 제안하는 입출력 스택은 기존 리눅스 입출력 스택과 비교하여 1.7배 정도의 성능 향상이 있음을 확인할 수 있었다.

• 한국콘텐츠학회논문지
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• 제15권4호
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• pp.9-16
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• 2015

Linux와 같은 발전된 운영 체제의 가상 메모리 관리 기술은 메인 메모리와 하드디스크와 같은 저장 장치를 이용하여 응용 프로그램에게 가상의 큰 주소 공간을 제공해준다. 최근 저장 장치는 속도의 측면에서 비약적인 발전을 보이고 있기 때문에 고속의 차세대 저장 장치를 메모리 확장에 이용하면 메모리를 많이 사용하는 응용의 성능이 좋아질 것이다. 그러나 기존 운영체제의 가상 메모리 관리 오버헤드 때문에 응용의 성능을 극대화시킬 수 없다. 이러한 문제를 해결하기 위해 본 논문은 차세대 저장 장치를 메모리 확장에 사용했을 때 쓰기 연산을 위한 블록 주소를 할당하는 향상된 알고리즘 및 시스템 튜닝 기법들에 대해 제안하였고, 제안된 기법들을 Linux 3.14.3의 가상 메모리 관리 시스템에 구현하였다. 그리고 구현된 시스템을 벤치마크를 이용하여 실험을 하였고, 마이크로 벤치마크의 경우에 평균 3배, 과학 계산 벤치마크 응용의 경우에 24%의 성능 향상이 있음을 보였다.

• 정보과학회 논문지
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• 제44권12호
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• pp.1245-1251
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• 2017

디렉터리 기반의 캐시 일관성 유지 프로토콜을 사용하는 멀티 코어 시스템은 성능 향상을 위해 더 많은 코어를 집적하려 하지만 캐시 일관성 유지를 위한 오버헤드가 커져 코어 수를 늘리는 데에 제한이 생긴다. 기존의 연구들은 주로 디렉터리 엔트리의 크기를 줄이는 데에 집중하고 있다. 이 논문에서는 캐시 블록이 두 개 이상의 코어에 의해 공유될 때에 디렉터리 엔트리를 동적으로 할당하는 디렉터리 구조를 제안한다. 이에 따라 하나의 코어에 의해서만 접근되는 블록들에 대해 디렉터리 정보를 관리하지 않음으로써 디렉터리 엔트리의 수를 줄일 수 있다. 우리는 PARSEC 벤치마크에서의 시뮬레이션을 통해 풀맵에 비해 훨씬 적은 수의 디렉터리 엔트리에서 높은 DDT hit rate을 가져 shared cache의 디렉터리 정보를 충분히 관리할 수 있음을 확인함과 동시에 풀맵과 비슷한 성능으로 디렉터리의 크기를 풀맵 대비 17.84%까지 줄일 수 있음을 확인했다.

• 한국정보처리학회논문지
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• 제5권10호
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• pp.2686-2703
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• 1998

프로세서 메모리 혼합 구조는 해마다 증가하는 프로세서와 메모리간의 성능 격차를 해결하는 대안으로 연구가 활발히 진행되고 있다. 본 논문에서는 프로세서 메모리 혼합 구조의 여러 가지 설계 대안들을 고찰하였다. 이를 위해서 DRAM 접근 시간의 분석적 모델을 제안하고 성능 향상점 및 성능 병목점을 찾았다. 제안한 분석적 모델에 의하여 DRAM 페이지 적중률을 증대하여 성능을 향상시키는 구조로써 새로운 온칩 DRAM 구조인 프리차지 연기 뱅크 아키텍쳐를 제안하였다. 또한 제안한 뱅크 아키텍쳐에 효율적으로 적용할 수 있는 뱅크 인터리빙 방법을 제시하였다. 제안한 구조는 기존의 일반적 DRAM 구조 및 계층적 다중-뱅크 구조보다 우수함을 시뮬레이션을 통하여 증명하였다. 시뮬레이션은 SimpleScalar 툴을 개조하여 사용하였고, SPEC95 벤치마크에 대해서, 캐쉬 메모리의 크기, 뱅크 개수, 프리차지 연기 시간 등의 변화에 대한 성능을 분석하였다.

• 한국콘텐츠학회논문지
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• 제14권3호
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• pp.22-32
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• 2014

병렬 연산에 최적화된 하드웨어를 가진 GPU를 그래픽스 작업 이외에 범용 작업에 활용하고자, 최근에 GPGPU 기술이 큰 관심을 받고 있다. GPU와 같은 대용량 병렬처리 장치에서는 메모리 시스템이 성능에 큰 영향을 미치게 된다. GPU에서는 메모리 시스템의 효율성을 향상시키기 위하여, 메모리 대역폭 사용률을 감소시켜주는 계층적 메모리 구조와 메모리를 요청하는 트랜잭션을 줄여주는 메모리 주소 접합과 메모리 요청 합병 등의 기술들을 사용한다. 본 논문에서는 메모리 시스템 효율성 향상을 위해 활용되는 기법들이 GPU 성능에 미치는 영향을 정량적으로 평가하고 분석하기 위해, 다양한 메모리 구조에 대한 실험을 수행한다. 실험 결과에 따르면, 캐쉬를 사용하지 않는 경우에 비해 8KB, 16KB, 32KB, 64KB의 L1 캐쉬를 추가하면 평균적으로 15.5%, 21.5%, 25.5%, 30.9%의 성능이 각각 향상된다. 하지만, 일부 벤치마크 프로그램에서는 데이터 일관성을 유지하기 위하여 메모리 트랜잭션이 증가함에 따라 오히려 성능이 감소하는 결과를 보이기도 한다. 그리고 메모리 요청에 대한 미스가 많이 발생하는 경우에는 캐쉬 레벨이 증가함에 따라 평균 메모리 접근 지연 시간이 증가하기도 한다.

• 전자공학회논문지CI
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• 제37권1호
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• pp.32-42
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• 2000

이 논문에서는 비선형 시스템 모델링을 위한 일반화된 RBF 신경회로망(GRBFN)을 순차적으로 구성하기 위한 온라인 학습 알고리즘을 제안한다. 상수 연결강도를 갖는 표준 RBF 신경회로망의 확장형인GRBFN은 여러 개의 국부 선형모델을 결합하여 비선형 시스템을 표현할 수 있는 구조이다. 제안한 학습 알고리즘은 구조 학습과 파라미터 학습을 수행하는 두 단계의 학습으로 구성된다. 구조 학습은 주어진 훈련 데이터로부터 새로운 은닉 유니트 및 선형 국부모델을 할항하기 위하여 훈련 오차와 Mahalanobis 거리에 기초한 두 개의 생성 조건을 이용하여 GRBFN 모델을 구성한다. 파라미터 학습은 경사강하 법칙을 기반으로 기존 네트웍의 파라미터 벡터를 갱신한다. 제안한 알고리즘의 모델링 성능을 평가하기 위해서 잘 알려진 두 예제에 대한 시뮬레이션 및 결과를 제시한다.

• 전자공학회논문지C
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• 제36C권2호
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• pp.1-13
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• 1999

디지털 신호처리용 응용 프로그램의 복잡도가 증가햐면서, 효율적인 컴파일러를 지원하는 DSP 프로세서 구조의 필요성이 증대되고 있다. 많은 범용 레지스터와 직교적(orthogonal)인 명령어 집합을 가지는 RISC프로세서 구조에 메모리 오퍼랜드, 전용 어드레스 계산 유닛, 단일 사이클 MAC 명령어, zero-overhead 하드웨어 루프 등 DSP 프로세서의 구조적 특징을 가하여 효율적인 컴파일러를 가지는 고성능의 RISC 기반 DSP를 구현할 수 있다. 본 논문에서는 이 네 가지 DSP 아키텍쳐 구성 요소를 지원하는 코드변환기를 개발하고, 이를 이용하여 각각의 DSP 아키텍쳐 구성 요소들을 보완하였을 때 성능에 미치는 영향을 정량적으로 평가하였다. 성능 평가 실험에는 C 언어로 작성된 7개의 DSP 벤치마크 프로그램과 QCELP 음성 부호화기를 이용하였으며, 평가 결과를 RISC 프로세서뿐만 아니라 Texas Instruments 사의 TMS320C3x, TMS320C54x, TMS320C5x DSP 프로세서와 비교하였다.

• 전자공학회논문지
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• 제50권1호
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• pp.166-173
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• 2013

SoC내의 IP 개수 및 데이터 통신량이 증가함에 따라 온칩 크로스바 네트워크가 SoC의 중추 연결망으로서 널리 사용되어지고 있다. 온칩 크로스바 네트워크는 여러 개의 크로스바 스위치들과 이들간의 연결로 이루어지는데, 시스템의 복잡도가 증가함에 따라 IP들과 스위치들간의 연결 형태를 결정하는 것, 즉 토폴로지를 결정하는 것이 점점 복잡해지고 있다. 이 문제를 해결하기 위해 본 논문에서는 목표 시스템의 칩내 통신 특성을 고려하여 최적의 온칩 크로스바 네트워크의 토폴로지를 찾아주는 방법을 제안한다. 제안하는 토폴로지 합성 방법은 mixed integer linear programming(MIILP)를 이용하여 다른 휴리스틱 합성 방법과 달리 전역 최적점(global optimum)을 찾을 수 있는 장점이 있다. 또한, 기존에 제안 되었던 MILP를 이용한 토폴로지 합성 방법들이 토폴로지를 표현하는데 IP 노드들과 스위치들 간의 인접 행렬들을 이용했던 것과 달리, 본 논문에서는 IP들 간통신을 표현하는 엣지들을 기본으로 하는 새로운 표현 방식을 제안한다. 실험 결과 본 논문에서 제안하는 새로운 MILP 표현 방식을 이용할 경우 기존 MILP 표현 방식을 이용했을 때보다 4개의 예제들에 대해 합성 속도가 평균 77.1 배 향상되었다.