• 한국광학회지
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• 제14권6호
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• pp.663-668
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• 2003

본 논문에서는 디스크형 기록매질에 이용될 수 있는 국소 홀로그램 기록방식을 연구하였다. 이 방식에서는 원통렌즈를 사용하여 기준빔을 얇은 두께로 집속하고, 그 집속된 곳에 신호빔을 쬐어 홀로그램을 기록한다. 기록매질을 기준빔의 스팟 크기보다 더 많이 이동시킴으로써 여러 개의 국소 홀로그램을 다중화한다. 국소 홀로그램 기록방식은 균일한 회절효율을 위하여 기록시간을 조절할 필요가 없다. 우리는 주어진 신호빔의 스팟 크기에 대해서 요구되는 최저의 기록매질 두께가 존재함을 보였다. Fe가 도핑된 2 mm 두께의 LiNbO$_3$광결정을 사용하여 데이터의 저장 및 복원 실험을 실행하였고, 20 bit/$\mu\textrm{m}$$^2$의 면적 저장밀도와 2.5${\times}$$10^{-3}$의 RBER(raw-bit error rate)을 얻었다.

• Nuclear Engineering and Technology
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• 제53권10호
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• pp.3406-3412
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• 2021

A real-time digital time-stamp sorting algorithm used in the In-Beam positron emission tomography (In-Beam PET) is presented. The algorithm is operated in the field programmable gate array (FPGA) and a small amount of registers, MUX and memory cells are used. It is developed for sorting the data of annihilation event from front-end circuits, so as to identify the coincidence events efficiently in a large amount of data. In the In-Beam PET, each annihilation event is detected by the detector array and digitized by the analog to digital converter (ADC) in Data Acquisition Unit (DAQU), with a resolution of 14 bits and sampling rate of 50 MS/s. Test and preliminary operation have been implemented, it can perform a sorting operation under the event count rate up to 1 MHz per channel, and support four channels in total, count rate up to 4 MHz. The performance of this algorithm has been verified by pulse generator and ²²Na radiation source, which can sort the events with chaotic order into chronological order completely. The application of this algorithm provides not only an efficient solution for selection of coincidence events, but also a design of electronic circuit with a small-scale structure.

• 한국정보전자통신기술학회논문지
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• 제14권2호
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• pp.109-114
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• 2021

네트워크 환경에서 다양한 사용자가 증가하면서 송수신되는 민감한 비밀 정보를 공격자로부터 보호하는 것은 어렵다. 이미지에 비트화된 비밀 자료를 LSB 기법으로 은닉하는 것은 공격에 매우 취약할 수 있다. 이를 해결하기 위해 암호화와 정보은닉이 결합하는 하이브리드 방법이 활용된다. 이용자가 비밀 메시지를 안전하게 보호하고, 비밀 통신을 구현하기 위한 효과적인 방법이 요구되고 있다. 즉, 이미지 품질을 보장하기 위해 보안성과 인식 불가능성을 향상시키기 위한 새로운 접근법이 필요하다. 이 논문에서 MSB와 LSB를 기반하여 커버 이미지에 한글 메시지를 은닉하는 LSB 스테가노 그래피 기법을 제안한다. 이때 한글을 초성, 중성, 종성으로 분리한 후, 비밀 자료는 선택된 MSB에 따라 Exclusive-OR 혹은 Exclusive-NOR 연산을 적용한다. 또한 계산된 비밀 자료는 피보나치 기법에 의해 변환된 커버 이미지의 LSB n개 비트에 은닉한다. 적용된 결과의 효율성을 확인하기 위해 PSNR을 이용하였다. 허용되는 결과로서 적합한 41.517(dB)가 확인되었다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제13권5호
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• pp.2698-2717
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• 2019

This paper proposes a multi-stage encryption technique to enhance the level of secrecy of image to facilitate its secured transmission through the public network. A great number of researches have been done on image secrecy. The existing image encryption techniques like visual cryptography (VC), steganography, watermarking etc. while are applied individually, usually they cannot provide unbreakable secrecy. In this paper, through combining several separate techniques, a hybrid multi-stage encryption technique is proposed which provides nearly unbreakable image secrecy, while the encryption/decryption time remains almost the same of the exiting techniques. The technique consecutively exploits VC, steganography and one time pad (OTP). At first it encrypts the input image using VC, i.e., splits the pixels of the input image into multiple shares to make it unpredictable. Then after the pixel to binary conversion within each share, the exploitation of steganography detects the least significant bits (LSBs) from each chunk within each share. At last, OTP encryption technique is applied on LSBs along with randomly generated OTP secret key to generate the ultimate cipher image. Besides, prior to sending the OTP key to the receiver, first it is converted from binary to integer and then an asymmetric cryptosystem is applied to encrypt it and thereby the key is delivered securely. Finally, the outcome, the time requirement of encryption and decryption, the security and statistical analyses of the proposed technique are evaluated and compared with existing techniques.

• 융합보안논문지
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• 제18권4호
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• pp.27-33
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• 2018

스트림 암호는 1회용 패드(one time pad)형 암호 알고리즘으로 랜덤한 비트(또는 문자)들의 열을 열쇠로 사용하여 평문과 XOR과 같은 간단한 연산을 통해 암호화하므로 알고리즘의 안전성은 사용되는 열쇠의 난수성에 의존한다. 그러므로 사용되는 열쇠에 대해 주기, 선형복잡도, 비선형도, 상관면역도 등의 수학적 분석을 통해 보다 안전한 암호시스템을 설계할 수 있는 장점이 있다. 스트림 암호에서의 암호화 열쇠는 고유다항식을 가지고 LFSR(linear feedback shift register)에서 열쇠이진 수열을 생성하여 사용한다. 이 고유다항식 중 비도가 가장 우수한 다항식이 바로 원시다항식이다. 원시다항식은 스트림 암호뿐만 아니라 8차 원시 다항식을 사용한 블록암호인 SEED암호, 그리고 24차 원시 다항식을 사용하여 설계한 공개열쇠암호인 CR(Chor-Rivest) 암호 등에서도 널리 이용되고 있다. 본 논문의 주요내용은 이러한 암호알고리즘을 연구하는데 사용되는 갈루아(Galois)체에서의 원시다항식에 대한 개념과 다양한 성질들을 고찰해 보고 소수 p의 값이 2이상인 경우 $F_p$에서의 기약다항식과 원시다항식의 개수를 구하는 정리를 증명해 보았다. 이러한 연구는 보다 비도가 높은 원시다항식을 찾아 새로운 암호알고리즘을 개발하는 기반 연구가 될 수 있다.

• 방송공학회논문지
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• 제24권3호
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• pp.387-394
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• 2019

본 논문에서는 부가 정보를 이용하는 오토 인코더 기반의 새로운 오디오 고대역 부호화 방법을 제안한다. 제안하는 방법은 MDCT 영역에서 동작하고, 부호화 할 정보만 입력하는 기존의 오토 인코더와 다르게, 과거와 현재의 저대역 정보로 구성된 부가 정보를 추가로 입력하여 오토 인코더의 복원 성능을 향상시킨다. 특히, 시간-주파수 영역의 부가 정보를 사용하여 시간에 따른 신호 특성을 고대역 복원에 활용하도록 한다. 제안하는 방법에서 부호화기는 매 프레임마다 오토 인코더가 생성한 4차원 latent 벡터와 이득 정보를 12비트로 양자화 하여 전송한다. 복호화기는 과거와 현재 프레임에서 복원된 저대역 정보와 전송 받은 정보를 오토 인코더에 입력하여 고대역 정보를 복원한다. 청취 평가를 통하여 제안하는 방법이 SBR에 비하여 약 1/2의 비트율로 SBR과 동등 품질의 고대역 정보를 복원하는 것을 확인하였다.

• 한국항행학회논문지
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• 제23권2호
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• pp.134-141
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• 2019

레이다 시스템은 송신 파형에 따라 크게 PD (pulse Doppler) 레이다와 FMCW (frequency modulated continuous wave) 레이다로 구분되며, 송수신 특성에 따라 PD 레이다는 장거리 표적 검출에 유리한 반면, FMCW 레이다는 단거리 표적 검출에 적합한 특성을 갖는다. 이에 본 논문에서는 중/장거리 뿐 아니라 단거리 무인기 탐지를 위해 PD 레이다 시스템과 FMCW 레이다 시스템을 모두 지원 가능한 멀티모드 레이다 신호처리 프로세서 (RSP; radar signal processor)를 제안한다. 제안된 레이다 신호처리 프로세서는 Verilog-HDL을 이용하여 RTL 설계 후, Altera Cyclone-IV FPGA를 이용하여 구현 및 검증 되었다. 구현 결과, 총 19,623개의 logic elements, 9,759개의register, 그리고 25,190,400의 memory bit로 구현 가능함을 확인하였으며, 기존의 PD 레이다와 FMCW 레이다 신호처리 프로세서를 개별 구현한 경우에 비해 logic elements와 register 요구량이 약 43%와 39% 감소됨을 확인하였다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제15권3호
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• pp.837-852
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• 2021

Recurrent neural network (RNN) architectures have been used for language modeling (LM) tasks that require learning long-range word or character sequences. However, the RNN architecture is still suffered from unstable gradients on long-range sequences. To address the issue of long-range sequences, an attention mechanism has been used, showing state-of-the-art (SOTA) performance in all LM tasks. A differentiable neural computer (DNC) is a deep learning architecture using an attention mechanism. The DNC architecture is a neural network augmented with a content-addressable external memory. However, in the write operation, some information unrelated to the input word remains in memory. Moreover, DNCs have been found to perform poorly with low numbers of weight parameters. Therefore, we propose a robust memory deallocation method using a limited retention vector. The limited retention vector determines whether the network increases or decreases its usage of information in external memory according to a threshold. We experimentally evaluate the robustness of a DNC implementing the proposed approach according to the size of the controller and external memory on the enwik8 LM task. When we decreased the number of weight parameters by 32.47%, the proposed DNC showed a low bits-per-character (BPC) degradation of 4.30%, demonstrating the effectiveness of our approach in language modeling tasks.

• 한국정보통신학회논문지
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• 제25권10호
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• pp.1403-1408
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• 2021

AI 프로세서를 FPGA 기반으로 구현하는 연구가 최근 활발하게 진행되고 있다. Deep Convolutional Neural Networks (CNN) 는 AI 프로세서가 수행하는 기본적인 연산 구조로서 매우 방대한 양의 곱셈을 필요로 한다. CNN 추론 연산에서 사용되는 곱셈 계수는 상수라는 점과 FPGA 은 특정 계수에 맞춰진 곱셈기 설계가 용이하다는 점에 착안하여 곱셈기를 최적화 구현할 수 있는 방법을 제안한다. 본 방법은 2의 보수와 분배법칙을 활용하여 곱셈 계수에서 값이 1인 비트의 개수를 최소화하여 필요한 적층 덧셈기의 개수를 절감한다. CNN 을 FPGA 에 구현한 실제 예제에 본 방법을 적용해본 결과 로직 사용량은 최대 30.2%까지, 신호 전달 지연은 최대 22%까지 줄어들었다. ASIC 전용 칩으로 구현할 경우에도 하드웨어 면적은 최대 35%까지, 신호 전달 지연은 최대 19.2%까지 줄어드는 것으로 나타났다.

• 한국정보통신학회논문지
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• 제24권2호
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• pp.268-275
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• 2020

정보보안 응용에 적합한 self-timed 링 (ring) 기반 TRNG (true random number generator)의 경량 하드웨어 설계에 관해 기술한다. TRNG의 하드웨어 복잡도를 줄이기 위해 피드백 구조의 엔트로피 추출기를 제안하였으며, 이를 통해 링 스테이지 수를 최소화 하였다. 본 논문의 FSTR-TRNG는 동작 주파수와 엔트로피 추출 회로를 고려하여 링 스테이지 수가 11의 배수가 되도록 결정되었으며, 링 발진기가 등간격 모드로 진동할 수 있도록 토큰 (token)과 버블(bubble) 개수의 비를 결정하였다. FSTR-TRNG는 FPGA 디바이스에 구현하여 난수 생성 동작을 검증하였다. Spartan-6 FPGA 디바이스에 구현된 FSTR-TRNG로부터 2,000만 비트의 데이터를 추출하여 NIST SP 800-22에 규정된 통계학적 무작위성 테스트를 수행한 결과, 15개의 테스트가 모두 기준을 만족하는 것으로 확인되었다. Spartan-6 FPGA 디바이스로 합성한 FSTR-TRNG는 46 슬라이스로 구현이 되었으며, 180 nm CMOS 표준셀로 합성하는 경우에는 약 2,500 등가 게이트로 구현되었다.