• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
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• pp.125-128
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• 2001

In this paper, we propose a low power Scan-based Built-ln Self Test based on circuit partitioning and pattern suppression using modified test control unit. To partition a CUT(Circuit Under Testing), the MHPA(Multilevel Hypergraph Partition Algorithm) is used. As a result of circuit partition, we can reduce the total length of test pattern, so that power consumptions are decreased in test mode. Also, proposed Scan-based BIST architecture suppresses a redundant test pattern by inserting an additional decoder in BIST control unit. A decoder detects test pattern with high fault coverage, and applies it to partitioned circuits. Experimental result on the ISCAS benchmark circuits shows the efficiency of proposed low power BIST architecture.

• 전자공학회논문지
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• 제49권12호
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• pp.226-233
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• 2012

본 논문에서는 고속 인터페이스 비트오류율(BER, Bit Error Rate)의 수학적 모델을 기반으로, 간단하고 정확하게 시간마진을 추정할 수 있는 '선형 근사화 추정법(linear approximation method)'을 제안하였다. 기존의 Q-factor를 이용한 추정법과 제안한 선형 근사화 추정법을 이용하여 $10^{-13}$ 이하의 BER을 얻기 위한 시간마진을 추정한 결과는 실측한 값과 비교할 때 약 0.03UI 정도의 작은 오차를 갖는다. 이 중 선형 근사화를 이용한 가속 자가내장측정법(built-in self test)을 내부 BERT(BER Tester)를 포함한 하드웨어로 구현하였다. 3Gbps, 95% 신뢰 수준에서 $10^{-13}$ BER 기준의 시간마진을 직접 측정하는데 소요되는 시간이 약 5.6시간인데 반해, 가속 자가내장측정법은 0.6초 이내에 유사한 정확도로 시간마진을 추정한다. 시간마진 추정치는 시간마진을 내부 BERT로 직접 측정한 값과 0.045UI 이하의 작은 오차를 보였다.

• The Journal of the Acoustical Society of Korea
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• 제20권1E호
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• pp.14-19
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• 2001

We have proposed BIST method and circuit for embedded 16M SDRAM with logic. It can test the AC parameter of embedded 16M SDRAM using the BIST circuit capable of detecting the address of a fail cell installed in an Merged Memory with Logic(MML). It generates the information of repair for redundancy circuit. The function and AC parameter of the embedded memory can also be tested using the proposed BIST method. It is possible to test the embedded SDRAM without external test pin. The total gate of the BIST circuit is approximately 4,500 in the case of synthesizing by 0.25μm cell library and is verified by Verilog simulation. The test time of each one AC parameter is about 200ms using 2Y-March 14n algorithm.

• 전자공학회논문지
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• 제51권3호
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• pp.61-71
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• 2014

임베디드 시스템의 저장매체 시장의 플래시 메모리의 점유율이 증가되고 반도체 산업이 성장함에 따라 플래시 메모리의 수요와 공급이 큰 폭으로 증가하고 있다. 특히 스마트폰, 테블릿 PC, SSD등 SoC(System on Chip)산업에 많이 사용되고 있다. 플래시 메모리는 셀 배열 구조에 따라 NOR-형과 NAND-형으로 나뉘고 NAND-형은 다시 Cell당 저장 가능한 bit수에 따라서 SLC(Single Level Cell)과 MLC(Multi Level Cell)로 구분된다. NOR-형은 BIST(Bulit-In Self Test), BIRA(Bulit-In Redundancy Analysis)등의 많은 연구가 진행되었지만 NAND-형의 경우 BIST 연구가 적다. 기존의 BIST의 경우 고가의 ATE 등의 외부 장비를 사용하여 테스트를 진행해야한다. 하지만 본 논문은 MLC NAND-형 플래시 메모리를 위해 제안되었던 MLC NAND March(x)알고리즘과 패턴을 사용하며 내부에 필요한 패턴을 내장하여 외부 장비 없이 패턴 테스트가 가능한 유한상태머신(Finite State Machine) 기반구조의 MLC NAND-형 플래시 메모리를 위한 BIST를 제안하여 시스템의 신뢰도 향상과 수율향상을 위한 시도이다.

• ETRI Journal
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• 제26권6호
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• pp.520-534
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• 2004

As the density of memories increases, unwanted interference between cells and the coupling noise between bit-lines become significant, requiring parallel testing. Testing high-density memories for a high degree of fault coverage requires either a relatively large number of test vectors or a significant amount of additional test circuitry. This paper proposes a new tiling method and an efficient built-in self-test (BIST) algorithm for neighborhood pattern-sensitive faults (NPSFs) and new neighborhood bit-line sensitive faults (NBLSFs). Instead of the conventional five-cell and nine-cell physical neighborhood layouts to test memory cells, a four-cell layout is utilized. This four-cell layout needs smaller test vectors, provides easier hardware implementation, and is more appropriate for both NPSFs and NBLSFs detection. A CMOS column decoder and the parallel comparator proposed by P. Mazumder are modified to implement the test procedure. Consequently, these reduce the number of transistors used for a BIST circuit. Also, we present algorithm properties such as the capability to detect stuck-at faults, transition faults, conventional pattern-sensitive faults, and neighborhood bit-line sensitive faults.

• 대한전자공학회논문지SD
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• 제39권8호
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• pp.24-33
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• 2002

혼성 신호 회로의 설계에 있어 저비용의 고효율 테스트 효율을 보장하기 위해 테스트의 노력은 계속되어 왔다. 특히 테스트를 고려한 BIST(built-in-self-test)설계 방법으로 발전해가고 있는 추세인데, 회로상에서 전체적인 테스트 용이도와 분석에 있어 보다 향상된 방법으로 접근할 수 있고 이러한 시스템에 대해 분석하는데 수월하게 할 수도 있다. 이 논문에서는 효과적인 테스트를 위한 방법을 위해 DC전압과 전압 위상에 대한 BIST를 구현하는 것을 제안하였다. 즉 정상적인 회로와 고장회로에서의 동작에서 전압과 위상의 차이를 검출하는 회로를 하드웨어상으로 구성함으로써 비용과 시간 등을 효과적으로 줄이는 방법을 제안하였다. 실험 결과에서는 기존의 BIST와 비교하여 향상된 것을 나타낸다.

• 한국통신학회논문지
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• 제18권10호
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• pp.1537-1545
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• 1993

본 논문에서는 RAM의 Built-In Self Test(BIST)를 수행하기 위하여 제안되었던 Column Weight Sensitive Fault(CWSF) 테스트 알고리즘과 비트라인 디코더 고장 테스터 알고리즘에 적합한 패턴발생회로와 고장위치 검출기를 설계하였다. 패턴발생 회로는 어드레스 발생부와 데이터 발생부로 구성되었다. 또한 어드레스 발생부는 실효 어드레스를 위한 행 어드레스 발생부와 순차 및 병렬 어드레스를 위한 열 어드레스 발생부로 나누어져 있다. 고장위치 검출기는 고장발생의 유, 무와 그 위치를 찾기위해 구성되었다. 설계한 회로들의 검증을 위하여 각 부분 및 전체적인 시뮬레이션을 통하여 동작을 확인하였다.

• 전자공학회논문지C
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• 제35C권8호
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• pp.10-22
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• 1998

To handle the density increase of SRAMs, a new parallel testing methodology based on built-in self test (BIST) is developed, which allows to access multiple cells simultaneously. The main idea is that a march algorithm is dperformed concurently in each baisc marching block hwich makes up whole memory cell array. The new parallel access method is very efficient in speed and reuqires a very thny hardware overhead for BIST circuitry. Results show that the fault coverage of the applied march algorithm can be achieved with a lower complexity order. This new paralle testing algorithm tests an .root.n *.root.n SRAM which consists of .root.k * .root.k basic marching blocks in O(5*.root.k*(.root.k+.root.k)) test sequence.

• 전자공학회논문지C
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• 제34C권9호
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• pp.53-60
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• 1997

In this paper, an efficient BILBO(named EBILBO) is proposed for batch testing application when a BIST (built-in self test) circuit is implemented on ASIC. In a large and complex circuit, the proposed algorithm of batch testing has one pin-count that can easily control 4 test modes in the normal speed of circuit operation. For the implementation of the BIST cifcuit, the test patern needed is generated by PRTPG(pseudo-random test pattern generator) and the ouput is observed by proposed algorithm is easily modified, such as the modelling of test pattern genration, signature EBILBO area and performance of the implemented BIST are evaluated using ISCAS89 benchmark circuits. As a resutl, in a circuit above 600 gates, it is confirmed that test patterns are genrated flexibly about 500K as EBILBO area is 59%, and the range of fault coverage is from 88.3% to 100%. And the optimized operation frequency of EBILBO designed and the area are 50MHz and 150K respectively. On the BIST circit of the proposed batch testing, the test mode of EBILBO is able to execute as realtime that has te number of s$\^$+/n$\^$+/(2s/2p-1) clocks simultaneously with the normal mode of circuit operation. Also the proposed algorithm is made of the library with VHDL coding thus, it will be widely applied to DFT (design for testability) that satisfies the design and test field.

• 전자공학회논문지C
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• 제35C권8호
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• pp.1-9
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• 1998

A new parallel test algorithm and a built-in self test (BIST) architecture are developed to test various types of functional faults efficiently in content addressable memories (CAMs). In test mode, the read oepratin is replaced by one parallel content addressable search operation and the writing operating is performed parallely with small peripheral circuit modificatins. The results whow that an efficient and practical testing with very low complexity and area overhead can be achieved.