• 한국정보통신학회논문지
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• 제21권6호
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• pp.1083-1091
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• 2017

NIST 표준에 정의된 소수체(prime field) GF(p) 상의 224-비트 타원곡선을 지원하는 타원곡선 암호 프로세서를 설계하였다. 타원곡선 암호의 핵심 연산인 스칼라 점 곱셈을 수정형 Montgomery ladder 알고리듬을 이용하여 구현하였다. 점 덧셈과 점 두배 연산은 투영(projective) 좌표계를 이용하여 연산량이 많은 나눗셈 연산을 제거하였으며, 소수체 상의 덧셈, 뺄셈, 곱셈, 제곱 연산만으로 구현하였다. 스칼라 점 곱셈의 최종 결과값은 다시 아핀(affine) 좌표계로 변환되어 출력하며, 이때 사용되는 역원 연산은 Fermat's little theorem을 이용하여 구현하였다. 설계된 ECC 프로세서를 Virtex5 FPGA로 구현하여 정상 동작함을 확인하였다. $0.18{\mu}m$공정의 CMOS 셀 라이브러리로 합성한 결과 10 MHz의 동작 주파수에서 2.7-Kbit RAM과 27,739 GE로 구현되었고, 최대 71 MHz의 동작 주파수를 갖는다. 스칼라 점 곱셈에 1,326,985 클록 사이클이 소요되며, 최대 동작 주파수에서 18.7 msec의 시간이 소요된다.

• Journal of Astronomy and Space Sciences
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• 제26권4호
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• pp.567-588
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• 2009

한일공동VLBI상관기(Korea-Japan Joint VLBI Correlator, KJJVC)는 2010년 정상가동을 목표로 한국과 일본 간 공동으로 개발이 진행되고 있다. 이 연구에서는 KJJVC의 핵심이 되는 VLBI 상관 서브시스템(VLBI Correlation Subsystem, VCS)과 동일한 규격을 갖는 소프트웨어 상관기를 개발하였다. 소프트웨어 상관기는 VCS와 같은 8Gbps급, 8192출력채널, 262,144점 FFT(Fast Fourier Transform)의 규격을 갖고 있으며, VCS의 하드웨어 규격과 동일한 함수 알고리즘과 연산 레지스터를 적용하고 있다. 개발한 소프트웨어 상관기의 성능을 확인하기 위해 일본국립천문대의 VERA(VLBI Exploration of Radio Astrometry) 관측망으로 관측한 스펙트럼선과 연속파 천체를 대상으로 상관처리 실험을 수행하고, 그 결과는 미타카 FX 상관기의 스펙트럼 모양, 위상변화, 프린지 검출 등을 비교하였다. 실험을 통하여, VERA 관측데이터를 이용한 소프트웨어 상관기의 결과는 미타카 FX 상관기의 상관결과와 일치하는 것을 확인하여 그 유효성을 입증하였다. 향후 개발한 소프트웨어 상관기는 GUI와 같은 사용자 인터페이스와 상관 후 처리 부분을 개선하면 KJJVC와 함께 한국우주전파관측망(Korean VLBI Network, KVN)의 소프트웨어 상관기로 활용할 수 있을 것으로 기대된다.

• 대한전자공학회논문지SD
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• 제45권6호
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• pp.80-88
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• 2008

본 논문에서는 스마트카드 적용을 위하여 국내외 블록 암호화 표준 알고리즘인 3-DES(Triple Data Encryption Standard), AES(Advanced Encryption Standard), SEED, HASH(SHA-1)를 통합한 저전력 암호화 엔진을 하드웨어로 구현하였다. 휴대용 기기에 필수적인 작은 면적과 저전력을 위하여 하나의 라운드에 대한 각각의 암호화 블록을 구현한 후 반복동작을 하도록 설계하였고 두 단계의 클록 게이팅 기술을 적용하였다. 설계한 통합 암호화 엔진은 ALTERA Excalibur EPXA10F1020C2를 사용하여 검증하였고 합성결과 7,729 LEs와 512 바이트 ROM을 사용하여 최대 24.83 MHz 속도로 동작이 가능하였다. 삼성 0.18 um STD130 CMOS 스탠다드 셀 라이브러리로 합성한 결과 44,452 게이트를 사용하며 최대 50 MHz의 속도로 동작이 가능하였다. 또한 전력소모를 측정한 결과 25 MHz의 속도로 동작할 경우 3-DES, AES, SEED, SHA-1 모드일 때 각각 2.96 mW, 3.03 mW, 2.63 mW, 7.06 mW의 전력소모를 할 것으로 예측되었다. 이러한 저전력 통합 암호화 엔진은 스마트카드 적용에 가장 적합한 구조를 갖고 있으며 그 외에도 다양한 암호화 시스템에 적용될 수 있을 것으로 판단된다.

• 전자공학회논문지C
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• 제36C권4호
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• pp.78-86
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• 1999

신경회로망은 학습 시에는 입력패턴이 변하지 않고 조정된 결합계수 값을 레지스터에 저장시키며, 시험시에는 반대로 결합계수가 고정되고, 레지스터에 입력패턴을 기억시킴으로써 학습과 시험 뉴런회로를 공유할 수 있는 특성을 가지고 있다. 본 연구에서는 신경회로망의 이러한 특성을 고찰하여, 신경회로망 구현시 게이트의 수를 줄일 수 있으며, 학습(learning) 및 시험(testing)시의 연산처리 시간을 단축시키기 위하여 곱셈연산 대신 어드레싱 LUT를 사용하여 학습과 시험이 동일한 신경회로망에서 수행할 수 있는 일체형 디지털 신경회로망 구현을 제안하였다. 제안한 신경회로망의 동작을 검증하기 위하여 수정된 오차역전파 학습 알고리듬에 의한 학습과정을 소프트웨어와 VHDL로 시뮬레이션 하였다. 7-segment 인식기 학습을 비교 검토한 결과, 입력패턴에 따라 다소 학습시간 및 학습횟수의 차이는 있지만 대체로 반복회수는 1000∼10000회 정도로 학습시간은 4∼20㎲로 나타났다. 신경회로망의 동작이 소프트웨어 시뮬레이션 학습 진행 상황과 동일하게 학습됨을 알 수 있었고 구현한 신경회로망이 정상적으로 수행됨을 확인하였으며, 또한 초기치 변화에 대한 실험에서도 초기치의 변화에 구애받지 않고 원활하게 학습되었다. 또한 본논문에서 구현된 신경회로망은 기존의 보드형 신경회로망보다 적은 수의 소자로 구현됨을 보였다.