• Proceedings of the IEEK Conference
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• 2000.06b
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• pp.165-168
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• 2000

A hardware architecture to implement the SEED block cipher algorithm into one chip is described. Each functional unit is designed with VHDL hardware description language and synthesis tools. The designed hardware receives a 128-bit block of plain text input and a 128-bit key, and generates a 128-bit cipher block after 16-round operations after 8 clocks. The encryption time is within 20 nsec.

• Proceedings of the IEEK Conference
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• 1998.10a
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• pp.763-766
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• 1998

This paper describes the microarchitecture of the integer processor unit of RAPTOR which is an on-chip multiprocessor. The integer processor unit implements the 64-bit SPARC-V9 architecture and supports by hardware out-of-order instruction execution. The unit is designed to be handy so that multiple copies of the unit cn be integrated with cache memories into a single chip. The design was proceeded in a top-down manner. The hardware description and its verfication were performed using Verilog-HDL.

• Proceedings of the Korean Information Science Society Conference
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• 2002.04b
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• pp.544-546
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• 2002

본 논문에서는 에이전트 기반 지리정보시스템(Geographic Information System) 구조 설계 개념에 대해 기술한다. 본 구조의 본체론 관련 GIS 분야 에이전트들 사이에 정보 교환에 필요한 세 가지 구성요소가 있는데 첫째는, 벡터, 래스터, 이미지를 포함하는 데이터이며 둘째로, 이름, 입력, 출력 및 요구 파라미터를 포함하는 알고리즘 명세이고 셋째로, 질의 및 결과 정보가 그 마지막이다. 에이전트 통신 언어(Agent Communication Language)는 에이전트들 간의 통신의 기반으로 제공된 본체론을 사용한다. 본체론과 ACL은 분산 다중-에이전트 GIS 시스템의 에이전트 통신에 있어 중심적 역할을 하고 extensible Markup Language(XML)를 이용한 Resource Description Framiework(RDF)로 인코딩 되며 공동작업과 재사용을 지원할 수 있다

• Proceedings of the Korean Society of Crop Science Conference
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• 2017.10a
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• pp.272-272
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• 2017

• Proceedings of the Korean Society for Information Management Conference
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• 1998.08a
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• pp.193-196
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• 1998

웹 상에 존재하는 상이한 메타데이터들간의 상호호환성을 위해서는 각각의 메타데이터 형식에서 지정하고 있는 다양한 어의, 구조, 구문을 모두 수용할 수 있는 통합된 구조가 필요하다. 본고에서는 이를 위한 방안으로써 개념적 체계를 제시한 워릭구조와 이의 영향을 받아 W3C에서 제안한 RDF를 중심으로 고찰하며, 더블린코어를 RDF로 구현하고자 하는 방안을 모색하고자 한다.

• 제어로봇시스템학회:학술대회논문집
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• 1992.10a
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• pp.829-833
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• 1992

This paper presents the design of an automated EEG analyzing system. The design considerations including processing speed, A/D conversion, filtering, and waveforms detection, are overviewed with the description of the associated EEG characteristics. The architecture of the currently implemented system consists of a p-controller based front-end signal processing unit and a host computer system. The data acquisition procedures are described along with a couple of illustrations of the acquired EEG/EOG signal.

• Proceedings of the Korean Information Science Society Conference
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• 2001.10a
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• pp.379-381
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• 2001

컴포넌트기반 소프트웨어의 신뢰도를 높이기 위해서 개별 컴포넌트의 데스팅과 더블이 통합된 컴포넌트들이 올바르게 동작하는지 테스팅할 필요가 있다. 이 논문에서는 컴포넌트기반 소프트웨어에서 컴포넌트의 구성과 통신에 관한 정보를 얻기 위해 아키텍쳐 기술에서 제어 의존성과 자료 요소를 식별하여 테스트 모델을 구축한다. 구축한 테스트 모델에서 테스트의 단위가 되는 OFU(Observable functional Unit)을 식별하고 자료 의존성을 이용하여 OFU의 수행 순서를 결정한다.

• Journal of Information Management
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• v.30 no.3
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• pp.1-26
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• 1999

Metadata improves discovery of and access to globally distributed network resources. This study is intended to identify and describe the basic data elements of Dublin core metadata and to find interoperability among separate metadata element sets through the architecture of the resource description framework.

• International Journal of Naval Architecture and Ocean Engineering
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• v.7 no.3
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• pp.500-508
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• 2015

High-speed heavy loaded monohull ships can benefit from application of drag-reducing air cavities under stepped hull bottoms. The subject of this paper is the steady hydrodynamic modeling of semi-planing air-cavity hulls. The current method is based on a linearized potential-flow theory for surface flows. The mathematical model description and parametric calculation results for a selected configuration with pressurized and open air cavities are presented.

• ETRI Journal
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• v.27 no.5
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• pp.511-524
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• 2005

In this paper, we propose a novel hardware architecture for an intra-prediction, integer transform, quantization, inverse integer transform, inverse quantization, and mode decision module for the macroblock engine of a new video coding standard, H.264. To reduce the cycle of intra prediction, transform/quantization, and inverse quantization/inverse transform of H.264, a reduction method for cycle overhead in the case of I16MB mode is proposed. This method can process one macroblock for 927 cycles for all cases of macroblock type by processing $4{\times}4$ Hadamard transform and quantization during $16{\times}16$ prediction. This module was designed using Verilog Hardware Description Language (HDL) and operates with a 54 MHz clock using the Hynix $0.35 {\mu}m$ TLM (triple layer metal) library.