• Journal of Korean Vacuum Science & Technology
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• 제7권1호
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• pp.23-26
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• 2003

In this study, a neutral beam was formed using a low angle forward reflection of the ion beam and its degree of neutralization at different reflection angles was investigated. When the ion beam was reflected by a reflector at the angles lower than 15$^{\circ}$, most of the ions reflected were neutralized and the lower reflector angle showed the higher degree of neutralization. Photoresist(PR) and SiO$_2$ etchings were carried out with the neutralized oxygen and fluorine radical fluxes, respectively, and highly anisotropic etch profiles could be obtained suggesting the formation of highly directional neutral flux.

• 마이크로전자및패키징학회지
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• 제16권4호
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• pp.5-8
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• 2009

In this paper, a high-quality low-temperature co-fired ceramic (LTCC) solenoid inductor using a solder ball and an air cavity on a silicon wafer for three-dimensional (3-D) system-in-package (SiP) is proposed. The LTCC multi-layer solenoid inductor is attached using Ag paste and solder ball on a silicon wafer with the air cavity structure. The air cavity is formed on a silicon wafer through an anisotropic wet-etching technology and is able to isolate the LTCC dielectric loss which is equivalent to a low k material effect. The electrical coupling between the metal layer and the LTCC dielectric layer is decreased by adopting the air cavity. The LTCC solenoid inductor using the solder ball and the air cavity on silicon wafer has an improved Q factor and self-resonant frequency (SRF) by reducing the LTCC dielectric resistance and parasitic capacitance. Also, 3-D device stacking technologies provide an effective path to the miniaturization of electronic systems.

• 센서학회지
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• 제11권1호
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• pp.54-59
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• 2002

본 논문은 Si기판 직접접합기술과 전기화학적 식각정지를 이용하여 마이크로 시스템용 매몰 공동을 갖는 SOI 구조물의 일괄제조에 대한 새로운 공정기술에 관한 것이다. 저비용의 전기화학적 식각정지법으로 SOI의 정확한 두께를 제어하였다. 핸들링 기판 위에서 Si 이방성 습식식각으로 공동을 제조하였다. 산화막을 갖는 두 장의 Si기판을 직접접합한 후, 고온 열처리($1000^{\circ}C$, 60분)를 시행하고 전기화학적 식각정지로 매몰 공동을 갖는 SDB SOI 구조를 박막화하였다. 제조된 SDB SOI 구조물 표면의 거칠기는 래핑과 폴리싱에 의한 기계적인 방법보다도 우수했다. 매몰 공동을 갖는 SDB SOI 구조는 새로운 마이크로 센서와 마이크로 엑츄에이터에 대단히 효과적이며 다양한 응용이 가능한 기판으로 사용될 것이다.

• 한국재료학회지
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• 제7권2호
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• pp.102-106
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• 1997

박막형 접촉연소식을 포함한 마이크로 가스센서에서 membrane은 Si식각시 식각정지용으로서 또 센서 소자를 지지하는 층으로서 응력이 없어야 하며 이는 응력이 membrane파괴의 주 원인으로 작용하기 때문이다. 이에 따라 본 연구에서는 증착조건이 low pressure chemical vapor deposition(LPCVD)법과 sputtering법으로 제작된 $SiN_{x}$과 $SiN_{x}/SiO_{x}/(NON)$막의 응력고 굴절율 변화에 미치는 효과에 대한 실험을 행하였다. LPCVD의 경우 단일막인 $SiN_{x}$의 압축응력 및 굴절율을 나타내었다. Sputtering의 경우 $SiN_{x}$는 공정압력이 1mtorr에서 30torr까지 증가할수록 인가전력밀도가 $2.74W/cm^2$에서 $1.10W/cm^2$으로 감소할수록 응력값은 압축에서 인장으로 전환되었으며 본 실험에서 응력이 가장 낮게 나온 시편의경우 압축응력으로 $1.2{\times}10^{9}dyne/cm^2$가 공정압력 10mtorr, 인가전력밀도 $1.37W/cm^2$에서 얻어졌다. 굴절율은 공정압력이 1motorr에서 30motorr까지 증가할수혹 인가전력밀도가 $2.74W/cm^2$에서 $1.10W/cm^2$으로 감소할수록 감소하여 2.05에서 1.89의 변화를 보였다. LPCVD와 sputtering으로 증착된 막들은 모두 온도가 증가함에 따라 응력이 감소하였으며 온도감소시 소성적인 특성을 나타내었다.

• 센서학회지
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• 제14권1호
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• pp.22-27
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• 2005

A thermoelectric flow sensor for small quantity of gas flow rate was fabricated using silicon wafer semiconductor process and bulk micromachining technology. Evanohm R alloy heater and chromel-constantan thermocouples were used as a generation heat unit and sensing parts, respectively. The heater and thermocouples are thermally isolated on the $Si_{3}N_{4}/SiO_{2}/Si_{3}N_{4}$ laminated membrane. The characteristics of this sensor were observed in the flow rate range from 0.2 slm to 1.0 slm and the heater power from 0.72 mW to 5.63 mW. The results showed that the sensitivities $(({\partial}({\Delta}V)/{\partial}(\dot{q}));{\;}{\Delta}V$ : voltage difference, $\dot{q}$ : flow rate) were increased in accordance with heater power rise and decreasing of flow rate.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.463-463
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• 2012

ITRS (international technology roadmap for semiconductors)에 따르면 MOS(metal-oxide-semiconductor)의 CD (critical dimension)가 45 nm node이하로 줄어들면서 poly-Si/$SiO_2$를 대체할 수 있는 poly-Si/metal gate/high-k dielectric이 대두된다고 보고하고 있다. 일반적으로 high-k dielectric를 식각시 anisotropic 한 식각 형상을 형성시키기 위해서 plasma를 이용한 RIE (reactive ion etching)를 사용하고 있지만 PIDs (plasma induced damages)의 하나인 PIED (plasma induced edge damage)의 발생이 문제가 되고 있다. PIED의 원인으로 plasma의 direct interaction을 발생시켜 gate oxide의 edge에 trap을 형성시키므로 그 결과 소자 특성 저하가 보고되고 있다. 그러므로 본 연구에서는 이에 차세대 MOS의 high-k dielectric의 식각공정에 HDP (high density plasma)의 ICP (inductively coupled plasma) source를 이용한 원자층 식각 장비를 사용하여 PIED를 줄일 수 있는 새로운 식각 공정에 대한 연구를 하였다. One-monolayer 식각을 위한 1 cycle의 원자층 식각은 총 4 steps으로 구성 되어 있다. 첫 번째 step은 Langmuir isotherm에 의하여 표면에 highly reactant atoms이나 molecules을 chemically adsorption을 시킨다. 두 번째 step은 purge 시킨다. 세 번째 step은 ion source를 이용하여 발생시킨 Ar low energetic beam으로 표면에 chemically adsorbed compounds를 desorption 시킨다. 네 번째 step은 purge 시킨다. 결과적으로 self limited 한 식각이 이루어짐을 볼 수 있었다. 실제 공정을 MOS의 high-k dielectric에 적용시켜 metal gate/high-k dielectric CMOSFETs의 NCSU (North Carolina State University) CVC model로 구한 EOT (equivalent oxide thickness)는 변화가 없으면서 mos parameter인 Ion/Ioff ratio의 증가를 볼 수 있었다. 그 원인으로 XPS (X-ray photoelectron spectroscopy)로 gate oxide의 atomic percentage의 분석 결과 식각 중 발생하는 gate oxide의 edge에 trap의 감소로 기인함을 확인할 수 있었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.287-287
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• 2011

ITRS(international technology roadmap for semiconductors)에 따르면 MOS (metal-oxide-semiconductor)의 CD(critical dimension)가 45 nm node이하로 줄어들면서 poly-Si/SiO2를 대체할 수 있는 poly-Si/metal gate/high-k dielectric이 대두되고 있다. 일반적으로 metal gate를 식각시 정확한 CD를 형성시키기 위해서 plasma를 이용한 RIE(reactive ion etching)를 사용하고 있지만 PIDs(plasma induced damages)의 하나인 PICD(plasma induced charging damage)의 발생이 문제가 되고 있다. PICD의 원인으로 plasma의 non-uniform으로 locally imbalanced한 ion과 electron이 PICC(plasma induced charging current)를 gate oxide에 발생시켜 gate oxide의 interface에 trap을 형성시키므로 그 결과 소자 특성 저하가 보고되고 있다. 그러므로 본 연구에서는 이에 차세대 MOS의 metal gate의 식각공정에 HDP(high density plasma)의 ICP(inductively coupled plasma) source를 이용한 중성빔 시스템을 사용하여 PICD를 줄일 수 있는 새로운 식각 공정에 대한 연구를 하였다. 식각공정조건으로 gas는 HBr 12 sccm (80%)와 Cl2 3 sccm (20%)와 power는 300 w를 사용하였고 200 eV의 에너지로 식각공정시 TEM(transmission electron microscopy)으로 TiN의 anisotropic한 형상을 볼 수 있었고 100 eV 이하의 에너지로 식각공정시 하부층인 HfO2와 높은 etch selectivity로 etch stop을 시킬 수 있었다. 실제 공정을 MOS의 metal gate에 적용시켜 metal gate/high-k dielectric CMOSFETs의 NCSU(North Carolina State University) CVC model로 effective electric field electron mobility를 구한 결과 electorn mobility의 증가를 볼 수 있었고 또한 mos parameter인 transconductance (Gm)의 증가를 볼 수 있었다. 그 원인으로 CP(Charge pumping) 1MHz로 gate oxide의 inteface의 분석 결과 이러한 결과가 gate oxide의 interface trap양의 감소로 개선으로 기인함을 확인할 수 있었다.

• 한국진공학회지
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• 제6권3호
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• pp.220-226
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• 1997

실리콘 미세가공기술로 형성된 프레임 모양의 실리콘 기판에 의해 지지되는 -$Si_3N_4/300 nm-SiO_2/150 nm-Si_3N_4$ 광반사막을 제조하였으며, 이것을 광섬유와 결합하여 강도형 다모드 광섬유 압력센서를 제작하고 그 특성을 조사하였다. $Si_3N_4/SiO_2/Si_3N_4$다아아 프램을 광반사막으로 사용하기 위하여 이 다이아프램의 뒷면에 NiCr 및 Au 박막을 각각 진 공증착하여 광반사막에서의 광투과에 의한 광손실을 수%로 감소시킬 수 있었다. 유전체 다 이아프램의 상하에 각각 있는 $Si_3N_4$막은 KOH 수용액에 의한 실리콘 이방성 식각시 자동식 각 정지층 역할을 하여 다이아프램 두께의 재현성이 우수하였다. 다이아프램의 크기가 3$\times$ 3$\textrm{mm}^2$, 4$\times$4$\textrm{mm}^2$ 및 5$\times$5$\textrm{mm}^2$인 센서는 각각 0~126.64kPa, 0~79.98kPa 및 0~46.66kPa의 압력범위에서 선형적인 광출력-압력 특성을 나타내었으며, 이들 센서의 압력감도는 각각 약 20.69nW/kPa, 26.70nW/kPa 및 39.33nW/kPa로서, 다이아프램의 크기가 증가할수록 압력감 도도 증가하였다.

• 한국신재생에너지학회:학술대회논문집
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• 한국신재생에너지학회 2010년도 춘계학술대회 초록집
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• pp.74.1-74.1
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• 2010

단결정 실리콘 태양전지 공정에서 이방성 습식 식각 용액을 이용하여 기판 표면에 피라미드 구조를 형성하는 것을 텍스쳐링이라고 한다. 실리콘 기판의 표면을 식각하여 요철구조를 만들어줌으로써 셀 내부로 입사되는 광량을 증가시켜 태양전지의 단락 전류 및 효율 향상 효과를 얻을 수 있다. 일반적인 태양전지 공정에서는 요철구조를 형성할 시 따로 마스크를 사용하지 않으며, 태양전지 급 웨이퍼를 절삭손상층 식각 한 후, 강염기성 용액과 알코올의 혼합용액에 담가서 이방성 식각을 실시하여 요철 구조를 형성한다. 본 연구는 기존의 텍스쳐링 공정에서 사용되는 대표적인 용액인 수산화칼륨(potassium hydroxide, KOH)과 알코올의 혼합용액과 사메틸수산화암모늄(Tetramethylammonium Hydroxide, TMAH)과 알코올의 혼합용액에 Triton X-100 계면활성제를 각각 첨가하여 실험을 진행하였다. 식각된 태양전지용 실리콘 기판의 표면은 주사전자현미경(Scanning Electron Microscope)을 통하여 관찰하였고, 분광광도계(UV/VIS/NIR Spectrophotometer)로 반사도 값을 측정하여 기판의 특성을 평가하였다.

• 한국광학회:학술대회논문집
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• 한국광학회 2000년도 제11회 정기총회 및 00년 동계학술발표회 논문집
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• pp.168-169
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• 2000

We have tried to enhance the density of the near-field optical memory and to improve the recording/readout speed. The current optical memory has the limitation in both density and speed. This barrier due to the far-field nature can be overcome by the use of the near-field$^{(1)}$ . The optical data storage density can be increased by reducing the size of the nanometric aperture where the near-field is obtained. To fabricate the aperture in precise dimension, we applied the orientation-dependent / anisotropic etching property of crystal Si often employed in the field of MEMS$^{(2)}$ . And so we fabricated the 10$\times$10 aperture array. This array will be also the indispensable part for speeding up. One will see the possibility of the multi-tracking pickup in the phase changing type memory through this array$^{(3)}$ . This aperture array will be expected to write the bit-mark whose size is about 100nm. We will show the recent result obtained. (omitted)