• 제목/요약/키워드: Analog optical link

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실리콘 v-groove를 이용한 광섬유-광검출기 어레이 모듈 제작 (Fabrication of the Optical Fiber-Photodiode Array Module Using Si v-groove)

  • 정종민;지윤규;박찬용;유지범;박경현;김홍만
    • 전자공학회논문지A
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    • 제31A권6호
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    • pp.88-97
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    • 1994
  • We describe the design, fabrication, and performance of the optical fiber-photodiode 1$\times$12 arry module using mesa-type InS10.53T GaS10.47TAS/INP 1$\times$12 PIN photodiode array. We fabricated the PIN PD array for high-speed optical fiber parallel data link optimizing quantum efficiency, operating speed sensitivity from the PIN-FET structure, and electrical AC crosstalk. For each element of the array, the diameter of the photodetective area is 80 $\mu$m, the diameter of the p-metal pad is 90 $\mu$m, and the photodiode seperation is 250 $\mu$m to use Si v-groove. Ground conductor line is placed around diodes and p-metal pads are formed in zigzag to reduce Ac capacitance coupling between array elements. The dark current (IS1dT) is I nA and the capacitance(CS1pDT) is 0.9 pF at -5 V. No signifcant variations of IS1dT and CPD from element to element in the array were observed. We calulated the coupling efficiency for 10/125 SMF and 50/125 GI MMF, and measured the responsivity of the PD array at the wavelength is 1.55 $\mu$ m. Responsivities are 0.93 A/W for SMF and 0.96 A/W for MMF. The optical fiber-PD array module is useful in numerous high speed digital and analog photonic system applications.

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전치왜곡기를 이용한 LD 및 광변조기의 비선형 왜곡 보상 (Nonlinear distortion compensation of LD and optical intensity modulator using predistorter)

  • 전금수;왕영석;정용채;반재경
    • 대한전자공학회논문지SD
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    • 제41권10호
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    • pp.41-49
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    • 2004
  • LD(laser diode)나 광변조기를 이용하는 광송신단에 존재하는 비선형 변조 특성은 SCM 시스템과 같은 아날로그 광통신 시스템의 성능을 심각하게 제한한다. 따라서 본 논문에서는 전기적 전치왜곡기를 이용하여 LD와 광변조기의 비선형 특성을 보상하였다. LD의 직접변조 방식에서는 877.5 MHz와 882.5 MHz의 두 신호를 이용하여 비선형 왜곡보상 실험을 하였으며, 3차혼변조 신호의 크기를 19 dB 개선하였다. 그리고 광변조기의 경우는 1.8975 GHz와 1.9025 GHz의 두 신호를 이용하여 21 dB의 3차 혼변조 신호를 개선하였다. 또한 LD와 광변조기의 동적 동작영역을 각각 5 dB/Hz/sup ⅔/와 7 dB/Hz/sup ⅔/ 개선하였다.

광학링크를 이용한 전계결합형 무선전력전송 회로의 아날로그 피드백 제어 (Analog feedback control using optical link for capacitive-coupled wireless power transmission system)

  • 박준영;이시호;황재영;최성진
    • 전력전자학회:학술대회논문집
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    • 전력전자학회 2014년도 추계학술대회 논문집
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    • pp.3-4
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    • 2014
  • 무선전력전송 회로는 부하의 변동에 따라 출력값을 알맞게 제어해 줄 필요가 있는데 송신부와 수신부 회로는 분리되어 있으므로 제어루프 또한 분리되어야 한다. 기존에는 주로 통신방식이나 부하측 변조를 이용한 1차측 제어를 사용하였다. 하지만 통신을 이용하는 경우 가격이 비싸고 시스템이 복잡하며, 부하측 변조 방식은 제어회로의 반응이 느리다는 단점이 있다. 본 논문은 2.5W급 전계결합형 무선전력회로에 대하여 LED 광학링크를 이용해 송신부의 스위칭 주파수를 제어하는 회로를 제안한다. 이 회로는 수신부에 포토다이오드와 연산증폭기를 내장하여 부하에 추가적인 배터리전원 없이 저가로 우수한 성능의 제어기를 구성할 수 있으며, 그 성능을 하드웨어로 검증하였다.

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GIS용 피뢰설비의 전문가 시스템 설계에 관한 연구 (A Study on the Design of an Expert System for Diagnosing GIS Arrester)

  • 한주섭;김일권;길경석;류길수;김태진;김정배
    • 한국전기전자재료학회:학술대회논문집
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    • 한국전기전자재료학회 2005년도 추계학술대회 논문집 Vol.18
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    • pp.319-320
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    • 2005
  • This paper describes the principles and structures of an expert system for arrester diagnosis. The expert system analyzes and decides the arrester condition by total leakage current, its harmonic component, and temperature because the deterioration of arresters appeared in an increase of leakage current and surface temperature of it. Additionally, influence of system voltage harmonics and ambient temperatures on leakage current changes were considered in the design. The expert system is consisted of a data acquisition module and a computer for monitoring. The acquired analog data are digitalized and transmitted to the computer by an optical link which is free from interference.

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LC형 다중 위상 PLL 이용한 40Gb/s $0.18{\mu}m$ CMOS 클록 및 데이터 복원 회로 (40Gb/s Clock and Data Recovery Circuit with Multi-phase LC PLL in CMOS $0.18{\mu}m$)

  • 하기혁;이정용;강진구
    • 대한전자공학회논문지SD
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    • 제45권4호
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    • pp.36-42
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    • 2008
  • 본 논문은 광통신-시리얼 링크를 위한 40Gb/s 클록 및 데이터 복원 회로의 설계를 제안한다. 설계된 본 회로는 다중 위상을 생성하는 LC 탱크 PLL을 이용하여 8개의 샘플링 클록을 생성하고 $2{\times}$ 오버샘플링 구조의 뱅-뱅 위상 검출기를 이용하여 데이터와 클록의 위상을 조정한다. 40Gb/s의 입력 데이터가 샘플링을 거쳐서 1:4 디멀티플렉싱되어 4채널에 10Gb/s 출력으로 복원되는 구조로서 디지털과 아날로그의 전원을 분리하여 설계가 진행되었다. 인덕터를 사용하여 칩면적은 $2.8{\times}2.4mm^2$을 차지하고 전력소모는 약 200mW이다. 0.18um CMOS공정으로 칩 제작후 측정결과 채널당 악 9.5Gb/s 출력이 측정되었다(직렬입력 약 38Gb/s 해당).

2조 UTP를 이용한 500BASE-T의 구현 (Implementation of 500BASE-T with 2 Pairs UTP)

  • 정해;전성배;김진희;박형진
    • 한국통신학회논문지
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    • 제36권10B호
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    • pp.1150-1158
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    • 2011
  • UBcN에서는 한 가입자가 UDTV나 3DTV와 같은 광대역 신호를 동시에 다수의 채널로 수신할 수 있게 하기 위하여 100 Mbps를 초과하는 전송률을 요구하고 있다. 최근에 FTTH를 위한 매체로서 댁내 일부에 광케이블을 사용하기 시작했지만, UTP는 여전히 가장 많이 사용되는 매체이고 UBcN 시대에도 널리 사용될 것이다. UBcN을 위해 광케이블이 포설되지 않은 곳에 UTP를 적용해야 한다면 현재로서는 1000BASE-T나 Vectorized VDSL2를 고려할 수 있다. 그러나 대부분의 가입자 댁내에는 2조 이하의 UTP가 포설되어 있으므로 4조의 UTP를 사용해야 하는 1000BASE-T나 3조의 UTP를 사용하는 Vectorized VDSL2를 적용하기 위해서는 추가적으로 UTP를 증설해야 한다. 이러한 문제를 해결하기 위하여 본 논문에서는 2조 UTP를 통하여 500 Mbps를 제공하는 500BASE-T 기술을 제안한다. 이 기술의 특징은 현존하는 1000BASE-T의 규격에서 PCS 상부에 속도 정합을 위한 부계층과 PCS 하부에 SERDES 부계층을 추가하여 구현된다. 속도 정합계층은 기존의 GMII와 호환이 되도록 하기 위한 것이다. 그리고 SERDES 부계층을 약간 수정하면 500 Mbps의 2조의 UTP를 250 Mbps의 1조 UTP로 용이하게 변경하여 사용할 수 있다. 이러한 기능들을 FPGA와 아날로그 보드를 이용하여 구현하였으며, 실험을 통하여 속도정합, 심벌벡터 동기, 전송률 등을 검증한다. 특히, 속도정함 부계층에서 enable 제어를 통하여 링크 효율을 증가함을 보여준다.