• 대한전자공학회논문지SD
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• 제40권12호
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• pp.46-53
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• 2003

본 논문에서는 트랜지스터의 게이트-소스 전압에 따른 소자의 이동도 감소 현상으로 생기는 OTA의 선형성 감소를 보상하기 위한 새로운 선형 OTA론 설계하고, 이것을 9차 베셀 필터에 응용한다. 제안된 OTA의 입력단은 선형(triode) 영역에서 동작하는 트랜지스터와 subthreshold 영역에서 동작하는 트랜지스터가 병렬로 연결된 구조를 가진다. 이 구조는 이동도 감소 현상에 의한 3차 고조파 성분을 상쇄시키므로, 보다 넓은 입력 범위를 가지면서 개선된 선형성을 유지할 수 있는 OTA 회로의 구현이 가능하다. 제안한 OTA는 ±0.8V의 입력 범위 내에서 ±0.32%의 트랜스컨덕턴스(Gm) 변화율을 갖고 총 고조파 왜곡(THD)은 -60㏈ 이하이다. 제안된 OTA를 적용한 9차 베낄 필터는 공급전압 3.3V를 갖는 0.35㎛ n-well CMOS 공정으로 구현되었으며, 필터의 차단주파수는 8㎒, 전력소비는 65mW로 동작하였다.

• 대한전자공학회논문지SD
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• 제46권10호
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• pp.1-8
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• 2009

본 논문에서는 아날로그 및 디지털 집적시스템에서 사용될 수 있는 온도변화에 무관한 파워-업 검출기 회로를 제안하였다. 제안된 파워-업 검출기는 트랜지스터의 문턱전압과 이동도의 상호 온도보상 기술을 이용하여 nMOS 분압기와 pMOS 분압기의 출력 전압이 온도에 무관한 특성을 갖도록 하여 온도 변화에 따른 파워-업 전압의 변화량을 최소화하였다. 68-nm CMOS 공정을 이용한 시뮬레이션 결과, 제안된 파워-업 검출기는 파워-업 전압 1.0V 기준으로 $-30^{\circ}C$에서 $90^{\circ}C$의 온도변화 조건에서 4 mV의 매우 작은 파워-업 감지 전압 변화량을 갖는 출력 특성을 보였고, 기존 회로에 비해 92.6%의 파워-업 감지 전압 변화량 감소를 확인하였다.

• 대한전자공학회논문지SD
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• 제48권10호
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• pp.39-45
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• 2011

본 논문에서는 선택적으로 클럭 신호를 입력하는 저 전력 전류구동 10비트 D/A 변환기 회로를 제안하였다. 제안된 DAC에서는 데이터가 변하지 않는 전류원 셀에 클럭 신호를 제한하여 클럭 전력 소모를 줄였다. 제안된 DAC는 1.2V 0.13${\mu}m$ CMOS 공정을 사용하여 제작되었으며, DAC 칩 면적은 0.21$mm^2$였다. 200MHz 샘플링 주파수와 1MHz 입력 신호 주파수에서, 제안된 DAC의 전력 소모량은 4.46mW였다. 클럭 신호에서 소모되는 전력은 입력 주파수가 1.25MHz와 10MHz일 때 각각 30.9%와 36.2%로 감소되었다. 측정된 SFDR은 입력주파수가 1MHz와 50MHz일 때 각각 72.8dB와 56.1dB였다.

• 전자공학회논문지
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• 제49권10호
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• pp.148-158
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• 2012

본 논문에서는 센서용 incremental 델타-시그마 아날로그 디지털 변환기를 설계 하였다. 회로는 크게 pre-amplifier, S & H (sample and hold) 회로, MUX와 델타-시그마 모듈레이터, 그리고 데시메이션 필터로 구성 되어 있다. 델타-시그마 모듈레이터는 3차 1-bit 구조이고 $0.18{\mu}m$ CMOS 공정을 사용 하였다. 설계된 회로는 테스트 결과 5 kHz 신호 대역에서 signal-to-noise and distortion ratio (SNDR)는 87.8 dB의 성능을 가지고, differential nonlinearity (DNL)은 ${\pm}0.25$ LSB (16-bit 기준), integral nonlinearity (INL)은 ${\pm}0.2$ LSB 이다. 델타-시그마 모듈레이터 전체 소비 전력은 $941.6{\mu}W$ 이다. 최종 16-bits 출력을 얻기 위하여 리셋을 인가하는 N cycle을 200 으로 결정하였다.

• 대한전자공학회논문지SD
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• 제45권12호
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• pp.47-56
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• 2008

최근 대두되고 있는 유비쿼터스(ubiquitous) 환경과 같이 어느 곳, 어느 때, 누구든지 원하는 정보를 획득할 수 있는 무선 네트워킹의 구축을 위해서는 반드시 필요한 기술로 RFID 시스템은 기본적으로 정보를 저장하고 있는 태그(tag, transponder)를 아이템에 부착하고, 리더(reader)는 라디오(radio) 주파수를 이용하여 태그에 저장하고 있는 고유 번호 (identification number) 등의 정보를 읽어 낸다. 본 논문은 FeRAM을 내장한 EPCglobal UHF 태그 칩 설계에 관한 내용이다. 태그 칩의 구성은 메모리, 아날로그, 디지털 3부분으로 나눌 수 있는데 디지털 부분에서 전력 소모를 줄이는 방법으로 순차적인 데이터 처리 구조에 게이티드 클록(gated clock)을 사용하여 해당 모듈의 동작에 의한 동적 전력 소모량을 최대한 줄였다. 태그는 $0.25{\mu}m$ CMOS 공정을 사용하여, 잔류 분극 값이 $32{\mu}C/cm^2$, 3V 인가전압에서 $2.5{\times}10^{-6}A/cm^2$ 누설 전류를 가진 ferrocapacitance를 사용하고 있다. 태그의 면적은 절단선을 포함하여 $750{\mu}m{\times}750{\mu}m$이며, 태그 소모 전력은 인가전압 2V에서 약 $17.8{\mu}W$이다.

• 한국전자파학회논문지
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• 제27권9호
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• pp.825-833
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• 2016

본 논문에서는 $0.18{\mu}m$ CMOS 공정을 사용한 저 전력 고 이득 주파수 상향변환기를 이용하여 IEEE 802.15.4 규격을 만족하는 직접 변환 송신기를 제안 및 설계한다. 설계된 RF 직접 변환 송신기는 차동입력 디지털-아날로그 변환기, 수동 저역통과 필터, 가변이득 증폭기, Quadrature 주파수 상향 변환기 그리고 차동 출력 구동증폭기로 구성되어 있다. 제안하는 직접변환 송신기에서 핵심적인 부분은 2.4 GHz Zigbee 규격을 저 전력으로 구동하는데 있다. 특히 Quadrature 주파수 상향변환기는 이득 Boosting을 통하여 적은 전류 소모로도 충분한 이득과 선형성을 보이고 있다. 측정결과, 공급전압 1.2 V에서 송신기의 총 소모 전류는 7.8 mA이고, 최대 출력 전력은 0 dBm 이상 그리고 -30 dBc의 ACPR(Adjacent Channel Power Ratio)을 나타내고 있다.

• 한국전자파학회논문지
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• 제26권1호
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• pp.63-70
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• 2015

본 논문에서는 $0.11{\mu}m$ CMOS 공정을 이용한 900 MHz 대역의 RFID 통신 수신단을 제안한다. 본 RFID 수신단은 포락선 검출기와 저역 통과 필터, 비교기와 D-플립플롭, 그리고 디지털 블록의 클록을 공급하기 위한 발진기가 집적된 형태이며, 저전력으로 구동하도록 설계하여 수동 RFID 통신용 태그에 적합하게 하였다. 본 수신단은 종래의 아날로그 데이터 슬라이서가 아닌 디지털 데이터 슬라이서를 사용함으로써 전력 소모를 줄였다. 클록의 주파수는 1.68 MHz이고, 소비전력은 $5{\mu}W$이며, 제작된 회로의 크기는 측정 패드를 제외하고 $325{\mu}m{\times}290{\mu}m$이다.

• 대한전자공학회논문지SD
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• 제47권8호
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• pp.47-55
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• 2010

본 논문에서는 고해상도 저전력 SAR 타입 ADC(아날로그 디지털 변환기)의 면적을 획기적으로 줄이기 위해서 역 다중화기 (Demultiplexer)와 카운터 (Counter)를 이용하는 타이밍 레지스터 (Timing register) 구조를 제안하였다. 전통적으로 사용되는 쉬프트 레지스터에 기반을 둔 타이밍 레지스터 구조는 해상도가 증가될수록 면적이 급격하게 증가하고, 또한 잡음의 원인이 되는 디지털 소비 전력도 증가되는 반면, 제안하는 구조는 해상도 증가에 따른 에러 보정 회로의 면적과 소비 전력 증가를 줄일 수 있다. 0.18 um CMOS 공정을 이용하여 제작하였으며, 제안한 타이밍 레지스터 구조를 이용하여, 기존 구조 대비 5.4배의 면적 감소와 디지털 전력 최소화의 효과를 얻을 수 있었다. 설계한 12 비트 SAR ADC는 11 비트의 유효 비트 (ENOB), 2 mW (기준전압 생성 블록 포함)의 소비전력과 1 MSPS의 변환 속도를 보였으며, 레이아웃 면적은 $1mm{\times}1mm$ 이었다.

• 전자공학회논문지 IE
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• 제48권2호
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• pp.6-11
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• 2011

본 논문은 나노 구조에서 ASIC 표준 라이브러리 셀의 특성에 대하여 전파지연시간 측정의 새로운 설계 방법을 제시하였다. 라이브러리 셀((NOR, AND, XOR 등)에 대한 정확한 시간 정보를 제공함으로서 ASIC 설계 흐름 공정의 시간적 분석을 증진시킬 수 있다. 이러한 분석은 기술 공정에서 반도체 파운드리 팀에게 유용하게 사용할 수 있다. CMOS 소자의 전파지연시간과 SPICE 시뮬레이션 은 트랜지스터 파라미터의 정확도를 예측할 수 있다. 위상오차 축적방법 물리적 실험은 반도체 제조공정($0.11{\mu}m$, GL130SB)으로 실현하였다. 표준 셀 라이브러리에서 전파지연시간은 $10^{-12}$초 단위까지 정확성을 측정할 수 있었다. VLSI STPE를 위한 솔루션은 배치, 시뮬레이션, 그리고 검증에 사용할 수 있다.

• 대한전자공학회논문지SD
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• 제45권1호
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• pp.28-36
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• 2008

이번 논문은 implantable cardiac 페이스메이커의 검출 단 로서 저전압, 저전력 단일-비트 삼차 델타-시그마 모듈레이터를 구현하였다. 1V이하의 전원 전압에서 효과적으로 동작하기 위하여 distributed feedforward구조와 벌크-드리븐 OTA를 활용하였다. 설계된 모듈레이터는 0.8V의 전원 전압에서 49dB의 dynamic range를 가지면서 816nW의 파워를 소모하였다. 파워 소모를 획기적으로 줄임으로서 페이스메이커뿐만 아니라 제한된 배터리에서 동작하는 implantable 의료 기기에서 다양한 활용이 가능할 것으로 생각된다. 본 모듈레이터의 칩 크기는 $1000{\mu}m{\times}500{\mu}m$로서 $0.18{\mu}m$ CMOS standard 공정으로 제작되었다.