• 한국통신학회논문지
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• 제32권4A호
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• pp.325-329
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• 2007

본 논문에서는 홈 제어 네트워크에서 중요한 기술로서 인식되고 있는 전력선 통신 기술 중 하나인 EIA-709.2-A PL 규격을 만족하는 모뎀을 VHDL로 구현하였다. 송신기는 전력선 채널에 존재하는 잡음으로부터 강인한 특성을 지니기 위해서 8개의 심볼을 사용하여 데이터를 전송하였고, 수신기는 수신된 신호로부터 올바른 데이터를 검출하기 위해서 정합필터, 평균기, 판별과 검출 영역 등으로 구성되어 있다. PLC 트랜시버는 Altera사의 EP1S25C672 FPGA에 인식하여 동작을 검증하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 춘계학술대회
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• pp.895-898
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• 2009

본 연구에서는 임베디드 시스템, 특히 블루투스 베이스밴드에서 사용이 가능한 범용 I/O를 설계하였다. 제안하는 구조는 AMBA 버스구조의 APB 저전력 버스에 호환되도록 설계하였다. 임베디드 시스템에서 사용 가능한 범용 I/O를 인터럽트 소스로 사용될 수 있어야 한다. 본 연구에서는 에지 민감 방식과 레벨 민감 방식 모두를 고려하여 인터럽트를 수용할 수 있도록 설계하였고, 동작 폴라리티를 선택할 수 있어 임베디드 시스템에 유연하게 적용될 수 있도록 고려하였다. 설계한 범용 I/O 모듈은 자동합성하여 P&R을 수행하였다. 결과물은 Altera FPGA로 구현하였으며 25MHz에서 정상 동작하였다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2004년도 ICCAS
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• pp.758-761
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• 2004

This paper proposes a design and implementation of multiplierless digital PID (Proportional-Integral-Derivative) controller using FPGA (Field Programmable Gate Array) for controlling the speed of DC motor in digital system. The multiplierless PID structure is based on Distributed Arithmetic (DA). The DA is an efficient way to compute an inner product using partial products, each can be obtained by using look-up table. The PID controller is designed using MATLAB program to generate a set of coefficients associated with a desired controller characteristics. The controller coefficients are then included in VHDL (Very high speed integrated circuit Hardware Description Language) that implements the PID controller onto FPGA. MATLAB program is used to activate the PID controller, calculate and plot the time response of the control system. In addition, the hardware implementation uses VHDL and synthesis using FLEX10K Altera FPGA as target technology and use MAX+plusII program for overall development. Results in design are shown the speed performance and used area of FPGA. Finally, the experimental results can be shown when compared with the simulation results from MATLAB.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2001년도 합동 추계학술대회 논문집 정보 및 제어부문
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• pp.80-83
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• 2001

이족로봇이 stand-alone 형태를 가지기 위해서는 기계적인 구조가 중요할 뿐만 아니라 하드웨어시스템이 간결하게 잘 설계되어야 한다. 이렇게 하드웨어시스템이 가볍고 간결하여 설계되어야 쉽게 로봇에 장착할 수가 있다. 본 논문에서는 FPGA(Field Programmable Gate Array)를 이용해 모터 제어기를 구성해서 이족로봇을 설계하는 방법을 다루고자 한다. 본 논문에서 구성하는 하드웨어 시스템은 메인 CPU로 AM186ES를 사용하며 FPGA는 Altera사의 FLEX EPF10K20TC144-3을 사용하였다. 이와 같이 FPGA를 사용하는 하드웨어시스템은 기본적으로 VHDL언어를 사용하여 유연하게 하드웨어를 구성 할 수 있으며, 이족로봇의 여러 가지 보행 알고리즘에 능동적으로 대처할 수 있다. 뿐만 아니라 하드웨어가 간단해 지면서 가볍고 전력소모가 적으며 신뢰성 있는 시스템을 구축할 수 있다.

• 한국정보통신학회논문지
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• 제16권9호
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• pp.1884-1891
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• 2012

본 논문에서는 sliding상관기를 적용한 단문 메세지 서비스를 위한 대역확산 송수신기를 설계하고 대역확산 수신기에서 필수적인 PN코드 동기회로에 대한 성능을 분석하였다. 대역확산 시스템에 대한 이론적인 분석과 대역확산 수신기에 있어서 중요한 PN 코드 동기 회로에 대한 분석을 토대로 PN 코드 발생기, 클럭 발생을 위한 분주회로, 수신기에서의 PN 코드의 상관을 위한 슬라이딩 상관기 등을 Altera사의 칩 EPM7064 SLC44-10을 사용하여 FPGA화하였으며 디지털 설계가 용이하지 않은 주변회로인 슬라이딩 상관기에 필요한 PN코드 지연 클럭 발생회로, 동기 스위치제어회로, 데이터복조회로를 설계하여 전체적인 송수신기회로를 설계하였다. 설계된 회로를 실험을 통하여 송수신기의 성능을 평가 관찰하였다. 특히, 수신기에 있어서 역 확산을 위한 PN 신호의 동기과정의 성능 즉, 동기가 이루어 졌을 때의 동기 탐색/유지신호와 동기가 이루어지지 않았을 때의 게이트 지연시간으로 인한 동기 탐색/유지신호등의 결과를 통해 성능을 평가하였다. 슬라이딩 상관기의 경우 코드 동기를 위한 시간이 송수신 PN 코드의 불확정성이 클 경우 상당히 큼을 알 수 있었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2008년도 심포지엄 논문집 정보 및 제어부문
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• pp.79-80
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• 2008

본 논문은 FPGA 기반에서 실수형 프로세서의 설계 및 구현에 대한 내용과 이를 이용하여 휴머노이드 로봇 팔의 위치제어를 위한 PD 제어기반의 신경회로망 제어기의 구현에 대한 내용이다. 설계된 프로세서는 명령어 기반의 처리를 통해 산술 연산 뿐만 아니라 로봇의 제어에 사용되는 외부 모듈의 사용이 가능하도록 설계하였으며, 신경회로망 구현에 사용되는 지수함수를 효율적으로 근사화하기 위한 Taylor series를 이용한 알고리즘을 하드웨어 레벨에서 구현하였다. 휴머노이드 로봇 팔의 위치 추종을 위해 고전적인 PD 제어기를 설계하고 PD 기반의 신경회로망 제어기를 설계하였다. 로봇 팔의 6축 제어를 위한 신경회로망 제어기에 요구되는 많은 연산을 감당하도록 하기 위해 설계된 프로세서를 통해 정의된 프로그래밍언어로 제어 프로그램을 작성하였다. PD 제어기와 PD 기반의 신경회로망 제어기를 하드웨어에 설계하여 로봇팔의 위치 추종을 실험하였으며 성능을 비교 검증하였다. 프로세서는 Altera의 Stratix II EP2S180 DSP development board에 구현되었으며 실험적으로 25MIPS의 성능을 가지는 것으로 나타났다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.813-816
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• 2005

In last several years, the need for the right of privacy and mobile banking has increased. The RSA system is one of the most widely used public key cryptography systems, and its core arithmetic operation IS modular multiplication. P. L. Montgomery proposed a very efficient modular multiplication technique that is well suited to hardware implementation. In this paper, the montgomery modular multiplication algorithms(CIOS, SOS, FIOS) , developed by Cetin Kaya Koc, is presented and implemented using radix-16 and Altera FPGA. Also, we undertake comparisons of power dissipation using Quatrus II PowerPlay Power Analyzer.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.1109-1112
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• 1998

In this paper, we propose a new architecture of the PN code acquistion system which has some shared blocks in order to reduce the hardware complexity. The proposed system has an energy calculation block which is shared by two active correlators. Our system is designed suitable for IS-95 based CDMA PCS. The new architecture was designed and simulated using VHDL. Also, We implemented it with Altera FPGA, and verified our system. The gate count is about 7,500. Our proposed architecture is also useful for multi-carrier system which uses the multiple searcher.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2001년도 춘계종합학술대회
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• pp.218-222
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• 2001

본 논문에서는 B-WLL 상향링크 수신기용 심볼 및 위상 동기 회로를 설계하였다. B-WLL 상향링크는 버스트 전송 방식이고, 변조 방식은 QPSK를 사용한다. 본 연구에서는 심볼율을 2.5 Msymbol/sec로 가정하였고, 디지털 Up/Down Converter를 이용한 IF 대역은 20 [MH]를 사용하였다. 수신필터는 25 탭, 7 비트 계수를 가지는 FIR 필터로 설계하였다. 심볼 타이밍 복구 회로는 Gardner 알고리즘을 이용하여 설계하였으며, 반송파 복구는 결정 지향 알고리즘을 이용하여 설계하였다. 설계된 알고리즘은 VHDL로 코딩되어 FPGA에 구현되었다. 실험에 사용된 FPGA는 ALTERA사의 APEX20KE 시리즈의 60만 게이트 FPGA이다. 구현된 복조기의 성능을 평가하기 위하여 모의실험 결과와 구현 결과를 비교하여 제시하였다. 그 결과로 주파수 오프셋과 위상 오프셋이 있는 경우에도 심볼 타이밍 복구 회로는 잘 동작을 하였으며, 주파수 오프셋이 심볼율의 0.12%까지 위상 동기회로가 잘 동작하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2000년도 추계학술발표논문집 (상)
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• pp.219-222
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• 2000

본 논문에서는 미국 국립표준기술연구소의 AES 개발과제 추진일정 제 2라운드에서 선정된 다섯 개의 128비트 암호 알고리듬 중에서 RC6 암호 알고리듬에 대해 ALTERA FPGA를 사용하여 하드웨어로 구현한다. RC6 암호 알고리듬을 하드웨어로 구현하는 과정에서, 키 스케줄링을 포함한 경우와 포함하지 않는 경우에 대하여 각각의 모듈에 대한 구현 방법을 기술하고, 구현된 각각의 코어가 각각 5.37MHz와 5.18MHz로 동작하며, 22개의 클럭을 사용하여 암호/복호화가 완료됨을 보여준다.