• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2005년도 한국컴퓨터종합학술대회 논문집 Vol.32 No.1 (A)
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• pp.880-882
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• 2005

소프트웨어 개발에 있어 가상 프로토타입의 활용은 하드웨어와의 병렬적인 개발 진행, 하드웨어 변경에 따른 신속한 대처, 확장된 디버깅과 벤치마킹 정보 등을 통해 개발 효율을 증대시킨다. 본 논문은 ARM을 기반하는 시스템의 소프트웨어 개발을 위한 가상 프로토타입 구현에 대해 다룬다. ARM사의 ADS1.2에서 제공하는 ARMulator의 Instruction Set Simulator를 기반하여 소프트웨어 개발자 관점의 추상화 수준으로 System-on-chip인 삼성 S3C2400의 축소된 형태를 가정하여 가상 프로토타입을 설계 및 구현하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2004년도 가을 학술발표논문집 Vol.31 No.2 (1)
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• pp.592-594
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• 2004

프로토타입핑은 제품 개발을 위한 필요한 과정이지만 실제로 제품의 모형을 만든 후에 외형 및 기능을 검사하기 때문에 제품 개발 시간과 비용이 많이 들게 된다 컴퓨터 기술을 이용한 가상 프로토타이핑 시스템은 이러한 단점을 보안하기 때문에 않은 연구가 되고 있다 본 논문에서는 내장형 시스템 개발용 가상 프로토타입 플렛폼 제작을 위해 PDA와 휴대형 단말장치에서 가장 많이 사용되는 ARM코어를 기반으로 하는 ARMulator상에 하드웨어 IP를 구현하고 실시간 운영교제인 UC/OS-11를 이식하여 내장형 소프트웨어 개발용 가상 프로토타이핑의 환경을 구축하였다. 세 개의 타스크로 구성된 검사 프로그램를 운영하여 구축된 시스템의 동작을 확인하였다. 구축된 시스템은 내장형 시스템의 소프트웨어 개발을 위한 가상 환경을 제공한다.

• 한국콘텐츠학회논문지
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• 제10권1호
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• pp.59-67
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• 2010

임베디드 시스템 과목을 위한 실습 과제는 주로 임베디드 보드와 소프트웨어 개발 도구를 사용한 하드웨어 실습 키트로 진행된다. 하드웨어 실습 키트는 높은 초기 설치비용, 유지보수의 어려움, 산업계 발전에 비적응적 대처, 교육적 성과의 한계와 같은 단점을 가지고 있다. 본 논문은 임베디드 시스템 하드웨어 실습 키트의 단점을 극복할 수 있는 시뮬레이션 기반의 가상 실습 환경의 사용을 제안하고 가상 실습 키트의 설계 및 구축에 대하여 기술한다. 구축된 가상 실습 키트는 ARM 사의 ARMulator 환경에 기반을 두어 마이크로프로세서 시스템의 주요 하드웨어 IP들을 추가하고 주변장치들을 위한 사용자 인터페이스 모듈을 개발하여 구축되었다. 검증용 예제 프로그램을 이용하여 동작의 정확성을 확인하였으며 실시간 운영체제 실습도 가능하도록 MicroC/OS-II를 이식하였다.

• 전자공학회논문지CI
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• 제38권6호
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• pp.82-92
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• 2001

본 논문은 셀룰러 폰, PDA, 노트북 등과 같은 휴대 단말 시스템에서 내장형으로 사용될 수 있는 32비트 RISC 코어 구현에 대해서 기술하였다. RISC 코어는 ARM$\circled$V4 명령어 셋을 따르며 전형적인 5단 파이프 라인으로 동작한다. 또한 보다 향상된 코드 밀도를 위해 Thumb 코드를 지원하고, 파이프라인 레지스터의 동적 전력 관리 기법을 사용한다. RTL 수준에서 VHDL로 모델링된 코어는 ADS의 ARMulator와 비교 검증되었으며 평균 CPI는 1.44이다. 검증이 완료된 코어는 $0.6{\mu}m$ CMOS 1-poly 3-metal 셀라이브러리를 사용하여 합성 및 레이아웃되었으며 크기는 약 41,000 게이트이고, 예상 동작주파수는 45 MHz이다.

• 전자공학회논문지 IE
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• 제47권1호
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• pp.48-55
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• 2010

본 논문은 특정목적의 수행을 위해 설계될 임베디드 플랫폼의 효율적인 선택에 관하여 다룬다. 특히, 영상 및 음향 신호 처리를 통해 실시간 상황인지를 목적으로 하는 차량 시스템을 예로 들어 설명한다. 실험을 위하여 검증된 성능평가 프로그램들 중에서 응용목적에 맞는 프로그램을 선택한 후 시뮬레이터를 사용하여 ARM7, ARM9, ARM10 프로세서 코어를 기준으로 코드 및 데이터 메모리 크기, 명령어 수, 실행 사이클을 측정하였다. 이 연구에서 제안된 방법으로 특정목적을 수행하기 위한 하드웨어 최소사양이 측정 가능하였으며, 이 결과는 설계 및 구현에 많은 시간이 소요되는 임베디드 시스템의 설계단계에서 시스템의 목적 수행에 필요한 플랫폼 사양을 도출하여 효율적인 플랫폼선택의 기준을 제시하는 것이 가능함을 보였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.325-328
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• 2002

In this paper, we present a SystemC model of a 32-Bit RISC core wi)ich is based on the ARMTTDMI architecture. The RISC core model was first modeled in C for architecture verification and then refined down to a level that allows concurrent behavior lot hardware timing using the SystcmC class library. It was driven in timed functional level that uses handshake protocol. It was compiled using standard C++ compiler. The functional simulation result was verified by comparing the contents of memory, the result of execution with the result from the ARMulator of ADS(Arm Developer Suite).

• 전자공학회논문지CI
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• 제44권6호
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• pp.30-35
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• 2007

H.264/AVC 표준은 복호된 영상의 블록간 경계면에서 발생하는 왜곡 및 불연속성을 보정하기 위하여 디블록킹 필터를 사용하여 더 나은 품질을 제공하였다. 하지만 이 과정에서 수많은 메모리 참조연산이 불가피하였으며, 이로 인해 전체 복호기의 처리 시간을 지연시키는 결과를 초래하였다. 본 논문에서는 이러한 디블록킹 필터의 처리 속도를 높이기 위한 자료 재사용 알고리즘을 제안한다. 자료 재사용을 위하여, 새로운 필터링 순서를 제안하여 메모리 참조를 감소시키고 디블록킹 필터의 처리 속도를 높인다. 제안된 알고리즘을 모델링하여 ARM ADS1.2에서 컴파일하고 ARM966E-S프로세서 시스템을 Armulator를 이용하여 시뮬레이션 하였다. 실험 결과, H.264/AVC 표준보다 매크로블록 당 실행 사이클, 메모리 참조 사이클에서 각각 58.45%, 57.93%의 성능 향상을 보였다.

• Journal of information and communication convergence engineering
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• 제8권6호
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• pp.716-720
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• 2010

This paper proposes an effective fingerprint identification system with hardware block for thinning stage processing of a verification algorithm based on minutiae with 39% occupation of 32-bit RISC microprocessor cycle. Each step of a fingerprint algorithm is analyzed based on FPGA and ARMulator. This paper designs an effective hardware scheme for thinning stage processing using the Verilog-HDL in $160{\times}192$ pixel array. The ZS algorithm is applied for a thinning stage. The logic is also synthesized in $0.35{\mu}m$ 4-metal CMOS process. The layout is performed based on an auto placement-routing and post-simulation is performed in logic level. The result is compared with a conventional one.

• 전자공학회논문지CI
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• 제45권2호
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• pp.26-32
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• 2008

동영상 압축 기술은 오랜 기간 동안 연구되었으며 H.264/AVC는 최근에 사용되고 있는 동영상 압축 표준 중 가장 효율적인 동영상 압축 표준으로 알려져 있다. H.264/AVC의 베이스 프로파일에서는 무손실 압축과정으로 기존의 VLC(Variable Length Coding) 방식 대신에 압축 효율을 향상시킨 CAVLC(Context-Adaptive Variable Length Coding)라는 압축 방식을 사용한다. CAVLC 복호기는 기존의 VLC 보다 많은 VLC 표가 필요하기 때문에 하드웨어로 구현하기에는 많은 면적을 요구하게 되며 소프트웨어로 구현 시에는 표 탐색에 의해서 성능이 저하된다. 본 논문에서는 이러한 CAVLC 복호기의 소프트웨어에서의 성능 저하를 막기 위해서 VLC 표를 계층적으로 집단화하여 코드만으로 주소를 정하고 정해진 VLC 표를 한번만 참조하여 성능을 향상시키는 방법을 제안한다. 제안된 알고리즘은 C 언어로 모델링하였으며 ARM ADS1.2에서 컴파일하고 ARM9TDMI 프로세서 시스템을 Armulator를 이용하여 시뮬레이션하였다. 실험 결과, H.264/AVC 표준 참조 프로그램인 JM(Joint Model) 10.2 보다 약 80%의 수행 시간 단축을 보였으며 최근 논문에서의 산술연산 알고리즘보다 15%의 성능 향상을 보였다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제11권1호
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• pp.15-25
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• 2005

내장형 시스템에서 응용 프로그램을 구동시킬 때는 일련의 태스크들의 집합을 수행하여야 한다. 이러한 태스크들은 특정 하드웨어로 구현 될 수도 있고, 특정 프로세서에서 구동되는 소프트웨어로 구현될 수도 있다. 내장형 시스템에서 응용 프로그램을 구동시키기 위하여 하드웨어/소프트웨어의 자원 선택 및 작업 분할이 필요하게 되고 이때 하드웨어 및 소프트웨어의 성능 예측이 이용된다. 하드웨어 성능 예측과 달리 소프트웨어 성능 예측은 구동 환경과 밀접한 관계가 있으며, 하드웨어 소프트웨어 통합 설계를 위하여 최적 및 최악의 수행 시간 경계를 예측하는 것은 중요한 문제이다. 수행 시간 경계의 엄격한 예측은 저 비용의 프로세서를 사용할 수 있게 하며, 시스템 비용을 낮추는데 도움을 준다. 본 논문에서는 ARM용 내장형 시스템을 고려하여, loop문의 반복 횟수 경계 값과 프로그램의 추가적인 경로 호출 정보를 이용하여, 수행 시간의 경계를 최대한 실제 값에 접근하도록 예측하는 도구를 개발하였다. 개발된 도구는 현재 i960과 m68k 아키텍처를 지원하는 "Cinderella"라는 시간 분석 도구를 기본 도구로 활용하고 있다. ARM 프로세서를 지원하기 위하여 제어흐름과 디버깅 정보를 추출할 수 있는 ARM ELF 목적 파일 모듈을 추가하고, ARM 명령어 집합을 처리할 수 있는 모듈을 기존 도구에 추가하였다. 여러 가지 벤치마크 프로그램을 대상으로 실시한 실험 결과, 임의의 입력 데이타를 이용하고 수행 횟수를 고려한 ARMulator의 수행 시간이 구현된 도구에서의 정적인 수행 시간 예측 경계 값으로 들어오는 것을 확인할 수 있었다.