• 정보보호학회논문지
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• 제31권3호
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• pp.309-322
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• 2021

본 연구에서는 저성능 IoT 디바이스에서의 고속 암호화 연산을 지원하기 위해 블록암호 알고리즘 ARIA의 RISC-V 프로세서상에서의 고속 연산을 위한 확장 명령어 셋을 추가한다. 하드웨어상에서의 효율적인 구조로 ARIA 알고리즘을 구현하여 32bit 프로세서에서 동작하기 때문에 효과적인 확장 명령어 셋을 구현한다. 기존의 소프트웨어 암호화 연산과 비교하여 유의미한 성능 향상을 보인다.

• 한국정보통신학회논문지
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• 제10권7호
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• pp.1237-1245
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• 2006

본 논문에서는 대한민국 표준 암호 알고리즘인 ARIA를 하드웨어로 구현하였다. 하드웨어는 ASIC 이나 코어-기반 설계와 같은 여러 응용분야에 적합하도록 범용적으로 구현되었다. ARIA 알고리즘은 하나의 라운드 함수 블록과 하나의 키 생성 블록만을 구현하여 순차적으로 사용되도록 하였다. ARIA 알고리즘은 하드웨어나 소프트웨어적인 부가요소없이 단일 칩에서 동작 가능하게 설계되었다. 구현한 회로는 Altera사의 FPGA인 EPXAlOF1020Cl에서 19%의 자원을 사용함을 확인하였고, 36.35MHz의 클록 주파수에서 암호화 및 복호화시 최대 31O.3Mbps 로 동작하였다. 따라서 설계한 ARIA 하드웨어는 다수의 사용자를 대상으로 하거나 많은 양의 데이터 전송이 이루어져야 하는 전자상거래,이동통신,네트워크보안,자료의 저장 등의 여러 분야에서 활용될수 있을 것으로 생각된다.

• 한국항행학회논문지
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• 제24권2호
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• pp.134-141
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• 2020

원격측정 시스템은 무인기, 위성 발사체 등의 비행체 개발과정에서 비행 데이터 수집과 모니터링을 위해 비행체 내 다양한 신호를 계측하여 지상으로 전송하는 통신시스템이다. 최근 무선통신 기술의 발전으로 비행 데이터의 전송 과정에서 일어날 수 있는 보안 위협에 대응하기 위해 원격측정 시스템의 암호화 기술 적용은 중요해지고 있다. 따라서 본 논문에서는 원격측정 시스템의 암호화 적용을 위해 국가 표준 암호 알고리즘인 ARIA-256의 적용 방법을 제안하고 구현하였다. 블록 오류 확산과 원격측정 프레임의 특성을 고려하여 CTR (counter) 모드를 응용하고, 위성통신 표준화 기구(CCSDS)에서 권장하는 리드솔로몬 코드를 적용할 수 있도록 프레임을 구성하여 암호화하였다. ARIA-256 알고리즘과 암호 프레임은 FPGA(filed programmable gate array)로 구현하였고 시뮬레이션과 하드웨어 검증 시스템을 통해 연속성 있는 프레임의 암호화를 확인하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2011년도 춘계학술발표대회
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• pp.64-67
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• 2011

최근 개인 프라이버시 보호에 대한 중요성이 제기되면서, 보안에 대한 관심이 증가하게 되었다. 본 논문에서는 한국 산업규격 KS 표준 블록 암호 알고리즘인 ARIA의 핵심논리를 유지하면서, 동종 경쟁 알고리즘(AES, Camellia 등)과의 차별성으로 강조되어온 16 ${\times}16$ 이진 행렬을 이용한 확산 계층을$ (4{\times}4){\times}4$의 이진 행렬 형태로 수정한 개선 ARIA를 구현하였다. 개선 설계된 ARIA를 검증하기 위해, 파일 암.복호화 시스템을 적용하였고, 보안 영상 시스템을 개발하였다. 기존의 ARIA의 장점을 유지하기 때문에, 초경량 환경이나 많은 데이터를 초고속으로 처리에 필요한 응용에 더 효과적으로 적용될 수 있다.

• 전기전자학회논문지
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• 제22권1호
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• pp.38-45
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• 2018

ARIA, AES 블록암호와 Whirlpool 해시함수를 단일 하드웨어 구조로 통합하여 효율적으로 구현한 크립토 프로세서에 대해 기술한다. ARIA, AES, Whirlpool의 알고리듬 특성을 기반으로 치환계층과 확산계층의 하드웨어 자원이 공유되도록 설계를 최적화하였다. Whirlpool 해시의 라운드 변환과 라운드 키 확장을 위해 라운드 블록이 시분할 방식으로 동작하도록 설계하였으며, 이를 통해 하드웨어 경량화를 이루었다. ARIA-AES-Whirlpool 통합 크립토 프로세서는 Virtex5 FPGA에 구현하여 하드웨어 동작을 검증하였으며, $0.18{\mu}m$ CMOS 셀 라이브러리로 합성한 결과 68,531 GE로 구현되었다. 80 MHz 클록 주파수로 동작하는 경우에, ARIA, AES 블록암호는 각각 602~787 Mbps, 682~930 Mbps, 그리고 Whirpool 해시는 512 Mbps의 성능을 갖는 것으로 예측되었다.

• 정보보호학회논문지
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• 제25권6호
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• pp.1319-1326
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• 2015

AES, ARIA와 같은 대칭키 암호 알고리즘은 각 라운드 마다 사용되는 라운드 키를 키 확장 메커니즘을 통해 생성한다. 이러한 키 확장 메커니즘이 실행 될 때 소비되는 전력은, 비밀키에 대한 정보를 보유하고 있다는 점에 기인하여, 소수의 전력 파형을 이용한 단순전력분석으로 비밀키의 후보를 현저하게 감소시킬 수 있는 취약점이 존재한다. 그러므로, 이러한 공격에 대한 연구 분석을 통해, 정보 누출을 막을 수 있는 대응방법의 연구가 시급한 실정이다. 국제 표준 암호인 AES의 키 확장 SPA에 대한 연구는 2002년 이후 현재까지 진행되고 있으나, 국내에서 많은 분야에 응용되고 있는 국내 표준 암호 알고리즘 ARIA에 대한 키 확장 SPA 연구의 진행은 미흡하다. 이에 본 논문에서는, 마스킹이 적용되어 있지 않은 ARIA-128 버전 8비트 구현시 키 확장 SPA 공격 시나리오를 제안하고, 실험을 통해 ARIA가 해밍 웨이트 누출 기반 키 확장 SPA 공격에 취약함을 보인다.

• 전기전자학회논문지
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• 제22권2호
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• pp.233-241
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• 2018

블록암호 알고리듬 ARIA, AES를 기반으로 GCM (Galois/Counter Mode) 인증암호를 지원하는 암호 프로세서를 경량화 구현하였다. 설계된 암호 프로세서는 블록암호를 위한 128 비트, 256 비트의 두 가지 키 길이와 5가지의 기밀성 운영모드 (ECB, CBC, OFB, CFB, CTR)도 지원한다. 알고리듬 특성을 기반으로 ARIA와 AES를 단일 하드웨어로 통합하여 구현하였으며, CTR 암호연산과 GHASH 연산의 효율적인 동시 처리를 위해 $128{\times}12$ 비트의 부분 병렬 GF (Galois field) 곱셈기를 적용하여 전체적인 성능 최적화를 이루었다. ARIA/AES-GCM 인증암호 프로세서를 FPGA로 구현하여 하드웨어 동작을 확인하였으며, 180 nm CMOS 셀 라이브러리로 합성한 결과 60,800 GE로 구현되었다. 최대 동작 주파수 95 MHz에서 키 길이에 따라 AES 블록암호는 1,105 Mbps와 810 Mbps, ARIA 블록암호는 935 Mbps와 715 Mbps, 그리고 GCM 인증암호는 138~184 Mbps의 성능을 갖는 것으로 평가되었다.

• 정보보호학회논문지
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• 제18권3호
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• pp.69-77
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• 2008

전력분석 공격이 소개되면서 다양한 대응법들이 제안되었고 그러한 대응법들 중 블록 암호의 경우, 암/복호화, 키 스케쥴링의 연산 도중 중간 값이 전력 측정에 의해 드러나지 않도록 하는 마스킹 기법이 잘 알려져 있다. 마스킹 기법은 블록 암호의 구성에 따라 적용 방법이 달라질 수 있으며, 각각의 블록암호에 적합한 마스킹 기법에 대한 연구가 진행되고 있다. ARIA의 경우, 기존 마스킹 방법들은 마스킹 보정작업으로 인해 암호 연산시간이 상당히 길며 키스케쥴링 공격이 다른 블록 암호들보다. ARIA에 더 위협적임에도 불구하고 키스케쥴링 과정에 마스킹 방법을 고려하지 않는다. 본 논문에서는 키 스케쥴링 과정을 포함한 ARIA에 적합한 효율적인 마스킹 기법을 제안한다. 제안하는 방법은 기존 방법들보다 암호 연산 시간을 단축시키고 일반적인 마스킹 기법의 (256*8 byte)에 대한 테이블 크기 문제도 (256*6 byte)로 단축시킨다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제9권1호
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• pp.280-295
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• 2015

Block cipher ARIA was first proposed by some South Korean experts in 2003, and later, it was established as a Korean Standard block cipher algorithm by Korean Agency for Technology and Standards. In this paper, we focus on the security evaluation of ARIA block cipher against the recent zero-correlation linear cryptanalysis. In addition, Partial-sum technique and FFT (Fast Fourier Transform) technique are used to speed up the cryptanalysis, respectively. We first introduce some 4-round linear approximations of ARIA with zero-correlation, and then present some key-recovery attacks on 6/7-round ARIA-128/256 with the Partial-sum technique and FFT technique. The key-recovery attack with Partial-sum technique on 6-round ARIA-128 needs $2^{123.6}$ known plaintexts (KPs), $2^{121}$ encryptions and $2^{90.3}$ bytes memory, and the attack with FFT technique requires $2^{124.1}$ KPs, $2^{121.5}$ encryptions and $2^{90.3}$ bytes memory. Moreover, applying Partial-sum technique, we can attack 7-round ARIA-256 with $2^{124.6}$ KPs, $2^{203.5}$ encryptions and $2^{152}$ bytes memory and 7-round ARIA-256 employing FFT technique, requires $2^{124.7}$ KPs, $2^{209.5}$ encryptions and $2^{152}$ bytes memory. Our results are the first zero-correlation linear cryptanalysis results on ARIA.

• 한국정보통신학회논문지
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• 제20권11호
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• pp.2093-2099
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• 2016

PRESENT, ARIA, AES의 3가지 블록 암호 알고리듬을 지원하는 다중 암호 프로세서 설계에 대해 기술한다. 설계된 암호 칩은 PRmo (PRESENT with mode of operation), AR_AS (ARIA_AES) 그리고 AES-16b 코어로 구성된다. 64-비트 블록암호 PRESENT를 구현하는 PRmo 코어는 80-비트, 128-비트 키 길이와 ECB, CBC, OFB, CTR의 4가지 운영모드를 지원한다. 128-비트, 256-비트 키 길이를 지원하는 AR_AS 코어는 128-비트 블록암호 ARIA와 AES를 자원공유 기법을 적용하여 단일 데이터 패스로 통합 구현되었다. 128-비트 키 길이를 지원하는 AES-16b 코어는 저면적 구현을 위해 16-비트의 데이터패스로 설계되었다. 각 암호 코어는 on-the-fly 키 스케줄러를 포함하고 있으며, 평문/암호문 블록의 연속적인 암호/복호화 처리가 가능하다. FPGA 검증을 통해 설계된 다중 블록 암호 프로세서의 정상 동작을 확인하였다. $0.18{\mu}m$ 공정의 CMOS 셀 라이브러리로 합성한 결과, 54,500 GEs (gate equivalents)로 구현이 되었으며, 55 MHz의 클록 주파수로 동작 가능하다.