• 한국전기전자재료학회논문지
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• 제21권1호
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• pp.1-4
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• 2008

The electrical characteristics of polycrystalline silicon (poly-Si) thin film transistor (TFT) crystallized by excimer laser annealing (ELA) method were evaluated, The polycrystalline silicon thin-film transistor (poly-Si TFT) has higher electric field-effect-mobility and larger drivability than the amorphous silicon TFT. However, to poly-Si TFT's using conventional processes, the temperature must be very high. For this reason, an amorphous silicon film on a buried oxide was crystallized by annealing with a KrF excimer laser (248 nm)to fabricate a poly-Si film at low temperature. Then, High permittivity $HfO_2$ of 20 nm as the gate-insulator was deposited by atomic layer deposition (ALD) to low temperature process. In addition, the solid phase crystallization (SPC) was compared to the ELA method as a crystallization technique of amorphous-silicon film. As a result, the crystallinity and surface roughness of poly-Si crystallized by ELA method was superior to the SPC method. Also, we obtained excellent device characteristics from the Poly-Si TFT fabricated by the ELA crystallization method.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2010년도 제39회 하계학술대회 초록집
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• pp.186-186
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• 2010

소자의 축소화에 따라 floating gate 형의 flash 메모리 소자는 얇은 게이트 절연막 등의 이유로, 이웃 셀 간의 커플링 및 게이트 누설 전류와 같은 문제점을 지니고 있다. 이러한 문제점을 극복하기 위해 charge trap flash 메모리 (CTF) 소자가 연구되고 있지만, CTF 메모리 소자는 쓰기/지우기 속도와 데이터 보존 성능간의 trade-off 관계와 같은 문제점을 지니고 있다. 최근, 이를 극복하기 위한 방안으로, 다른 유전율을 갖는 유전체들을 적층시킨 터널 절연막을 이용한 Tunnel Barrier Engineered (TBE) 기술이 주목 받고 있다. 따라서, 본 논문에서는 TBE 기술을 적용한 MIS-capacitor를 높은 유전율을 가지는 Al2O3와 HfO2를 이용하여 제작하였다. 이를 위해 먼저 Si 기판 위에 Al2O3 /HfO2 /Al2O3 (AHA)를 Atomic Layer Deposition (ALD) 방법으로 약 2/1/3 nm의 두께를 가지도록 증착 하였고, Aluminum을 150 nm 증착 하여 게이트 전극으로 이용하였다. Capacitance-Voltage와 Current-Voltage 특성을 측정, 분석함으로써, AHA 구조를 가지는 터널 절연막의 전기적인 특성을 확인 하였다. 또한, high-k 물질을 이용한 터널 절연막을 급속 열처리 공정 (Rapid Thermal Annealing-RTA) 과 H2/N2분위기에서 후속열처리 공정 (Post-RTA)을 통하여 전기적인 특성을 개선 시켰다. 적층된 터널 절연막은 열처리를 통해 터널링 전류의 민감도의 향상과 함께 누설전류가 감소됨으로서 우수한 전기적인 특성이 나타남을 확인하였으며, 적층된 터널 절연막 구조와 적절한 열처리를 이용하여 빠른 쓰기/지우기 속도와 전기적인 특성이 향상된 비휘발성 메모리 소자를 기대할 수 있다.

• 한국진공학회지
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• 제19권5호
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• pp.385-390
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• 2010

원자층 증착법(Atomic Layer Deposition, ALD)을 이용하여 ZnO 나노막대에 ZnO:Al과 $Al_2O_3$를 코팅하여 coaxial 형태의 나노선 구조를 제작하여 광학적 특성을 분석하였다. 반도체인 ZnO:Al을 코팅하는 경우 Al이 ZnO층에 확산되어 ZnO에 도핑이 되는 효과를, $Al_2O_3$를 코팅하는 경우 반도체-절연체 계면 상태가 존재함을 광전이 특성을 이용하여 확인하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제41회 하계 정기 학술대회 초록집
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• pp.175-175
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• 2011

최근 석유 자원의 고갈로 인하여 요구되는 대체 에너지 개발의 필요성이 대두되고 있다. 그중 태양에너지는 지구의 생명체가 살아가는 에너지의 근원으로서 매초 800~1,000 W에 달하는 에너지양으로 볼 때 태양은 인류가 가장 풍부하게 활용할 수 있는 에너지원이다. 태양에너지를 이용한 염료감응형 태양전지(Dye-Sensitized Solar Cells, DSSCs)는 제조원가를 낮출 수 있고, 유리 전극을 이용한 투명한 태양전지를 제조할 수 있어 건물의 유리창등으로 응용할 수 있는 장점이있다. 이러한 광변환 효율을 증가시키기 위한 방법으로 전기방사 TiO2 Nanofiber를 기계적으로 갈아서 제조한 TiO2 Nanorod 와 TiO2 Nanoparticle를 섞어서 만든 paste를 이용하여 넓은 표면적과 빠른 전자수송도를 갖게 하였고, 흡착된 염료에서 발생되는 광전자가 전해질의 산화, 환원되는 요오드 이온(I-/I3-)과의 재결합(recombination)현상을 TiO2 전극 위에 높은 밴드갭(band-gap)을 가지는 Al2O3 박막을 TriMethylAluminium (TMA) 전구체를 이용한 원자층 증착(Atomic Layer Deposition, ALD) 공정을 사용하여 진공증착 통해 광전변환효율이 떨어지는 현상을 방지하여 효율을 높였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.339-339
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• 2012

현재 MOS 소자에 사용되고 있는 $SiO_2$ 산화막은 그 두께가 얇아짐에 따라 Gate Leakage current와 여러 가지 신뢰성 문제가 대두되고 있고, 이를 극복하고자 High-k물질을 사용하여 기존에 발생했던 Gate Leakage current와 신뢰성 문제를 해결하고자 하고 있다. 본 실험에서는 High-k(hafnium) Gate Material에 온도 변화를 주었을 때 여러 가지 전기적인 특성 변화를 보는 방향으로 연구를 진행하였다. 기본적인 P-Type Si기판을 가지고, 그 위에 있는 자연적으로 형성된 산화막을 제거한 후 Hafnium Gate Oxide를 Atomic Layer Deposition (ALD)를 이용하여 증착하고, Aluminium을 전극으로 하는 MOS-Cap 구조를 제작한 후 FGA 공정을 진행하였다. 마지막으로 $300^{\circ}C$, $450^{\circ}C$로 30분정도씩 Annealing을 하여, 온도 조건이 다른 3가지 종류의 샘플을 준비하였다. 3가지 샘플에 대해서 각각 I-V (Gate Leakage Current), C-V (Mobile Charge), Interface State Density를 분석하였다. 그 결과 Annealing 온도가 올라가면 Leakage Current와 Dit(Interface State Density)는 감소하고, Mobile Charge가 증가하는 것을 확인할 수가 있었다. 본 연구는 향후 High-k 물질에 대한 공정 과정에서의 다양한 열처리에 따른 전기적 특성의 변화 대한 정보를 제시하여, 향후 공정 과정의 열처리에 대한 방향을 잡는데 도움이 될 것이라 판단된다.

• 대한금속재료학회지
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• 제50권3호
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• pp.243-247
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• 2012

A ruthenium (Ru) catalytic layer and a conventional Pt layer were assessed as counter electrodes (CE) for dye sensitized solar cells (DSSCs). Ru films with different thicknesses of 34, 46, and 90 nm were deposited by atomic layer deposition (ALD). Pt layers with the same thicknesses were prepared by sputtering. $0.45cm^2$ DSSCs were prepared and their properties were characterized by FE-SEM, cyclic voltammetry (CV), impedance spectroscopy (EIS), and current-voltage (I-V). FE-SEM revealed that the crystallized Ru films and Pt films had been deposited quite conformally. CV showed that the catalytic activity of Pt was much greater than that of Ru. In addition, although the catalytic activity of Pt did not depend on the thickness, that of Ru showed an increase with increasing thickness. Impedance analysis revealed high charge transfer resistance at the Ru interface and a decrease with increasing Ru thickness, whereas Pt showed low resistance with no thickness dependence. Despite the relatively small catalytic activity of Ru, the I-V result revealed the average energy conversion efficiency of Ru and Pt to be 2.98% and 6.57%, respectively. These results suggest that Ru can be used as counter electrodes in DSSCs due to its extremely low temperature process compatibility.

• 한국재료학회지
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• 제29권1호
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• pp.1-6
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• 2019

Recent industrialization has led to a high demand for the use of fossil fuels. Therefore, the need for producing hydrogen and its utilization is essential for a sustainable society. For an eco-friendly future technology, photoelectrochemical water splitting using solar energy has proven promising amongst many other candidates. With this technique, semiconductors can be used as photocatalysts to generate electrons by light absorption, resulting in the reduction of hydrogen ions. The photocatalysts must be chemically stable, economically inexpensive and be able to utilize a wide range of light. From this perspective, cuprous oxide($Cu_2O$) is a promising p-type semiconductor because of its appropriate band gap. However, a major hindrance to the use of $Cu_2O$ is its instability at the potential in which hydrogen ion is reduced. In this study, gold is used as a bottom electrode during electrodeposition to obtain a preferential growth along the (111) plane of $Cu_2O$ while imperfections of the $Cu_2O$ thin films are removed. This study investigates the photoelectrochemical properties of $Cu_2O$. However, severe photo-induced corrosion impedes the use of $Cu_2O$ as a photoelectrode. Two candidates, $TiO_2$ and $SnO_2$, are selected for the passivation layer on $Cu_2O$ by by considering the Pourbaix-diagram. $TiO_2$ and $SnO_2$ passivation layers are deposited by atomic layer deposition(ALD) and a sputtering process, respectively. The investigation of the photoelectrochemical properties confirmed that $SnO_2$ is a good passivation layer for $Cu_2O$.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
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• pp.431.1-431.1
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• 2014

최근, 높은 캐리어 이동도와 유연성, 투명성의 우수한 전기적 기계적 특성을 갖는 그래핀에 관한 연구가 활발해지고 있으며 이를 기반으로 한 그래핀 field effect transistor (FET) 센서 응용 또한 관심이 커지고 있다. 작은 소자 크기, 견고한 구조, 빠른 응답속도와 CMOS 공정과의 호환성이 좋은 FET 기반의 센서의 감지 특성은 주로 전해질과 직접 접촉하는 게이트 절연체의 고유 특성에 의해 결정된다. 이러한 게이트 절연체는 일반적으로 스퍼터링, atomic layer deposition (ALD), plasma enhanced chemical vapor deposition (PECVD) 등의 진공 방법에 의해 형성되며, 이 공정 기술은 고가의 장비, 긴 공정 시간과 높은 제조비용이 요구된다. 더욱이, 위의 방식들은 소자 제작 동안에 플라즈마 발생 또는 열처리를 필요로 하게 되며 이는 그래핀 기반의 소자의 제작에 있어 큰 손상을 발생시키게 된다. 이러한 이유로 인해, 그래핀 FET 센서의 게이트 절연체의 형성에 있어 진공 증착 기술은 적절하지 않다. 본 연구에서는, 진공 증착 기술의 문제점을 극복하기 위해 sol-gel 방식을 통한 Al2O3 게이트 절연체를 갖는 그래핀 FET 센서를 제작하였다. Sol-gel 방식은 적은 비용, 공정의 단순화, 높은 처리량 뿐 아니라 소자의 대면적화 제작에 유리하다는 장점을 가지며, 또한 게이트 절연체를 증착함에 있어서 플라즈마가 발생하지 않기 때문에 그래핀 FET 제작에 쉽게 적용될 수 있다. 특히, 게이트 절연체 중 Al2O3은 우수한 화학적 안정성과 감지 특성으로 인해 본 실험에 사용하였다. 결론적으로, sol-gel 방식을 통한 Al2O3 게이트 절연체를 갖는 그래핀 FET 센서는 우수한 전기적 특성과 감지 특성 측면에서 매우 전망적이다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.206-206
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• 2010

정보화 기술이 급속히 발전함에 따라서 보다 많은 양의 data를 전송, 처리, 저장 하게 되면서 이를 처리 할 수 있는 대용량, 고속, 비휘발성의 차세대 메모리의 개발이 요구 되고 있다. 이 중 저항 변화 메모리(ReRAM)는 일반적으로 전이금속산화물을 이용한 MIM 구조로서 적당한 전기 신호를 가하면 저항이 높아서 전도되지 않는 상태(Off state)에서 저항이 낮아져 전도가 가능한 상태(On state)로 바뀌는 메모리 특성을 가진다. ReRAM은 비휘발성 메모리이며 종래의 비휘발성 기억소자인 Flash memory 보다 access time이 $10^5$배 이상 빠르며, 2~5V 이하의 낮은 전압에서 동작이 가능하다. 또한 구조가 간단하여 공정상의 결함을 현저히 줄일 수 있다는 점 등 많은 장점들이 있어서 Flash memory를 대체할 수 있는 유력한 후보로 여겨지고 있다. 저항 변화의 특징을 잘 나타내는 물질에는 $TiO_2$, $Al_2O_3$, $NiO_2$, $HfO_2$, $ZrO_2$등의 많은 전이금속산화물들이 있다. 본 연구에서는 Reactive DC-magnetron Sputtering 방법과 DC-magnetron sputter를 이용하여 Ti를 증착한 후 Oxidation 방법으로 각각 증착한 $TiO_2$박막을 사용하여 저항변화특성을 관찰하였다. $TiO_2$상부에 Atomic Layer Deposition (ALD)를 이용하여 $HfO_2$ 박막을 증착하여 표면처리를 하고, 또한 $TiO_2$에 다른 전이 금속박막 층을 추가 증착하여 저항변화 특성에 접합한 조건을 찾는 연구를 진행하였다. 하부 전극과 상부 전극 물질로는 Si 100 wafer 위에 Pt 또는 TiN을 사용하였다. 저항변화 특성을 평가하기 위해 Agilent E5270B를 이용하여 current-voltage (I-V)를 측정하였다. X-ray Diffraction (XRD)를 이용하여 증착 된 전기금속 박막 물질의 결정성을 관찰했으며, Atomic Force Microscopy (AFM)을 이용하여 증착 된 샘플의 표면을 관찰했다. SEM과 TEM을 통해서는 sample의 미세구조를 확인 하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권2호
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• pp.174-179
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• 2017

We designed the CMOS analog integrate and fire (I&F) neuron circuit for driving memristor based on resistive-switching random access memory (RRAM). And we fabricated the RRAM device that have $HfO_2$ switching layer using atomic layer deposition (ALD). The RRAM device has gradual set and reset characteristics. By spice modeling of the synaptic device, we performed circuit simulation of synaptic device and CMOS neuron circuit. The neuron circuit consists of a current mirror for spatial integration, a capacitor for temporal integration, two inverters for pulse generation, a refractory part, and finally a feedback part for learning of the RRAM. We emulated the spike-timing-dependent-plasticity (STDP) characteristic that is performed automatically by pre-synaptic pulse and feedback signal of the neuron circuit. By STDP characteristics, the synaptic weight, conductance of the RRAM, is changed without additional control circuit.